JPH0226036A - 接合型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は接合型電界効果トランジスタに関する。

〔従来の技術〕

最近のデュアル・ゲート接合型電界効果トランジスタの
応用の拡大に伴い、ソース・ドレイン間耐電圧特性の向
上が望まれてきた。

第３図（ａ）〜（ｄ）は従来の接合型電界効果トランジ
スタの製造方法の一例を説明するための工程順に示した
半導体チップの断面図である。

まず、第３図（ａ）に示すように、ｐ型シリコン基板１
の表面にｎ型エピタキシャル層・２．を２〜５μｍ成長
させ、その表面にシリコン酸化膜３ａを成長させる。

次に、ホトリソグラフィ技術を用いてソース開孔部４及
びドレイン開孔部５を設け、エピタキシャル層２．の表
面から内部にソース領域４ｓ及びトレイン領域５ｏをそ
れぞれ形成する。

次に第３図（ｂ）に示すように、表面を熱酸化してから
ホトリソグラフィ技術を用い第１のゲート形成領域に第
１ゲート開札部６ａを設け、ｐ型拡散によって第１ゲー
ト領域６、を形成する。

さらに、第３図（Ｃ）に示すように、開孔部６ａを熱酸
化し、次にホトリソグラフィ技術を用いてｎ型の第２ゲ
ート領域７Ｇを形成する。

次に、第３図（ｄ）に示すように、ホトリソグラフィ技
術により各開孔部４．５及び６１の底面にコンタクト窓
を開け、第２ゲート開孔部７を含めてそれらの表面に例
えばアルミニウム層を１〜３μｍ蒸着またはスパッタに
より形成し、ホトリソグラフィ技術により所定の場所に
それぞれソース電極Ｓ、第１ゲート電極ｇ＋＋第２ゲー
ト電極Ｇ２及びドレイン電極りを形成する。

その後、裏面にソース電極層１２を形成していた。

ソース電極Ｓ及び第２ゲート電極Ｇ２は、図示されてい
ないが、突抜拡散層を介して点線（に示すように裏面の
ソース電極層１２に接続されている。

第４図は第３図（ｄ）の半導体チップの等価回路図であ
る。

デュアル・ゲート接合型電界効果トランジスタは、節点
Ｍを介してカスケード接続される二つの電界効果トラン
ジスタＱ１及びＱ２により構成され、ドレイン電流Ｉ　
ＤＳＳは、入力ゲートｇ１を有するトランジスタＱ＋に
より決定される。

トランジスタＱ２は、ゲート・ソース逆電圧ＶＧＳｆｏ
ｒｆｌの大きくノーマリオン・タイプで設計されている
ので、この容量は小さくトランジスタＱ１の容量との直
列となるドレイン・ソース間容量を小さくすることがで
きるという特徴がある。

これら各電極は、抵抗骨が低いので、高周波特性を改善
する効果がある。

〔発明が解決しようとする課題〕

上述した従来の接合型電界効果トランジスタは、第１及
び第２ゲート形成の際に微細加工を行・なっているため
ゲート領域内に短いゲート長用の開孔部を形成すること
が困難なので、先にソース・ドレイン領域を先に形成し
た後で第１ゲート及び第２ゲートを形成し、次に、第１
及び第２ゲート上の薄い酸化膜を数分間全面酸化膜エツ
チングを行ない、第１及び第２ゲート開孔部を形成して
いた。

しかし、このためソース・ドレイン領域の深さがゲート
領域より深くなり空乏層中が確保されないため、トレイ
ン・ソース耐圧がＢＶｎｓｓドレイン領域より決定され
約２０Ｖ以上が得にくいという欠点があった。

本発明の目的は、ソース・ドレイン耐圧の高い接ぎ型電
界効果トランジスタを提供することにある。

〔課題を解決するための手段〕

本発明の接合型電界効果トランジスタは、−導電型の半
導体基板の一表面に形成された一導電型のエピタキシャ
ル層と、該エピタキシャル層の上層に設けられた逆導電
型の第１及び第２のゲート領域を挟んで両側に形成され
た一導電型のソース領域及びドレイン領域とを有する接
合型電界効果トランジスタにおいて、前記第１のゲート
領域が前記エピタキシャル層の表面に形成された第１の
ゲート開孔部の底面に設けられて構成されている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。

デュアル・ゲート接合型電界効果トランジスタは、第１
図（ｄ）に示すようにｐ型シリコン基板１の表面に形成
されたｎ型エピタキシャル層２と、その上層のシリコン
酸化膜３の両側にソース開孔部４及びドレイン開孔部５
を設けてｎ型エピタキシャル層２にｎ＋拡散により形成
されたソース領域４ｓ及びドレイン領域５Ｄと、両頭域
５５及び５Ｄに挟まれてシリコン酸化膜３上に第２ゲー
ト開孔部７を設けてｎ型エピタキシャル層２にｐ型拡散
により形成された第２ゲート領域７゜と、第２ゲート領
域７Ｇ及びソース領域の間のシリコン酸化膜３及びｎ型
エピタキシャル層２の中層まで開孔した第１ゲート開孔
部６を包むエピタキシャル層２に形成された第１のゲー
ト領域６Ｇとの含んで構成されている。

ソース、第１ゲート、第２ゲート及びドレイン領域上に
はそれぞれソース電極Ｓ、第１ゲート電極Ｇ１．第２ゲ
ート電極Ｇ２及びトレイン電極が形成され、ソース電極
Ｓ及び第２ゲート電極Ｇ２は図外の突抜拡散層を介して
点線βに示すように裏面のソース電極層１２と電気的に
接続されている。

等価回路は、第４図の等価回路と同様に節点ｍを介して
二つの電界効果トランジスタｑ１及びｑ２の直列構成で
ある。

次に接合型電界効果トランジスタの製造方法を説明する
。

第１図（ａ）に示すよ・うに、ｐ型シリコン基板１上に
ｎ型エピタキシャルＲ２を２〜５μｍ形成し、熱酸化に
よりシリコン酸化膜３を数百ｎｍ程度成長させ、ホトリ
ソグラフィ技術を用いて、ソース及びドレイン開孔部４
及び５を設けて拡散によりｎ＋型のソース及びドレイン
領域４ｓ及び’ｉｎをそれぞれ形成する。

次に第１図（ｂ）に示すように熱酸化した後、ホトリソ
グラフィ技術を用いてソース・ドレイン領域間の第１の
ゲート形成領域に第１ゲート開孔部６を設けた後、例え
ば（１１２や希ＨＦなどを使用して反応性イオンエツチ
ングを行ないゲート長を大きくせずに、エピタキシャル
層２の所定の深さまでエツチングする。

この工程に使用できる高アスペクト比パターンドライエ
ツチングに関しては、セミコンダクタワールド、第１２
５頁〜第１４６頁（１９８７゜７）に詳細に記述されて
いる。

次に、第１ゲート開孔部６からｐ型の第１ゲート領域６
を拡散もしくはイオン注入により形成する。

以下は第１図（Ｃ）及び（ｄ）に示すように、従来の第
４図（ｃ）及び（ｄ）と同様の工程で接合型電界効果ト
ランジスタを形成する。

ソース、第１ゲート、第２のゲート及びドレインの各部
領域４ｓ、６ｏ、７ｏ及び５Ｄの各底部とｎ型シリコン
基板１との距離ａ、ｂ、ｃ及びｄはそれぞれ２．５，１
，１．５及び２．５μｍ程度であり、第１ゲート領域６
Ｇとの距１ｂが最小のため、空乏層の制御性が良い。

ここで上述の製造方法上、距ｐ１ｄはｂと独立に設計出
来るのでｄを大きくとり、空乏層の厚さが十分確保でき
るのでソース・ドレイン耐圧！３ｖｏｓｓを３０Ｖにす
ることが出来る。

第２図（ａ）及び（ｂ）は本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図である
。

接合型電界効果トランジスタは、第２ゲート領域７．が
第２ゲート領域７Ｇと異る点以外は、第１、の実施例の
接合型電界効果トランジスタと同じである。

製造工程は、第１図（ａ）及び（ｂ）と同じ方法で半導
体チップを形成する。

次に第２図（ａ）に示すように、ホトリソグラフィ技術
を用いてシリコン酸化ＷＡ３の第２ゲート形成領域に第
２ゲート開孔部７．を開け、次に酸化膜をマスクに反応
性イオンエッチを行ない、第１ゲート領域６Ｇ形成工程
と同様にエピタキシャル層２．の表面から所定の深さま
でエツチングして第２ゲート領域７．を形成する。

これにより、第２ゲート領域７．も高温の熱処理をせず
に所定の深さを得ることができ、第２ゲート領域７ＩＩ
とシリコン基板１との距離Ｃ１を小さくできる一方、そ
れと独立にドレイン領域５Ｄの深さを浅く、従って距Ｍ
ｄを大きくすることができ、トレイン・ソース間の耐圧
１３ｖｏｓｓを向上させることができる。

〔発明の効果〕

以上説明したように本発明は接合型電界効果トランジス
タにおいて、第１ゲート領域を形成する場合、ソース・
ドレイン領域を形成して熱酸化・後、ホトリソグラフィ
技術を用いて、所定の位置に開孔部を設け、酸化膜をマ
スクにして反応性イオンエッチでエピタキシャル層の所
定の深さまでエツチングし、第１ゲート領域を探し形成
することにより、高温処理を行なわないで所定の深さに
第１ゲートを形成できる。

従って、ソース・ドレインの深さが浅くなり、第１ゲー
トの制御性が良くかつソース・ドレイン間の耐圧を向上
できるという効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）及び（ｂ）は本発明の第２の実施例を説明するた
めの工程順に示した半導体チップの断面図、第３図（ａ
）〜（ｄ）は従来の接合型電界効果トランジスタの製造
方法の一例を説明するための工程順に示した半導体チッ
プの断面図、第４図は第３図（ｄ）の半導体チップの等
価回路図である。 １・・・ｐ型シリコン基板、２．２．・・・ｎ型エピタ
キシャル層、４ｓ・・・ソース領域、５ｏ・・・ドレイ
ン領域、６・・・第１ゲート開孔部、６Ｇ・・・第１ゲ
ート領域、７，７１・・・第２ゲート開孔部、７Ｇ、７
□・・・第２ゲート領域。

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板の一表面に形成された一導電型の
   エピタキシャル層と、該エピタキシャル層の上層に設け
   られた逆導電型の第１及び第２のゲート領域を挟んで両
   側に形成された一導電型のソース領域及びドレイン領域
   とを有する接合型電界効果トランジスタにおいて、前記
   第１のゲート領域が前記エピタキシャル層の表面に形成
   された第１のゲート開孔部の底面に設けられたことを特
   徴とする接合型電界効果トランジスタ。