JPS61202255A - ランダムアクセスメモリの迅速な機能試験方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般的にはランダムアクセスメモリ装置の機
能試験に関し、特に、信頼性が高く迅速な機能試験アル
ゴリズムを用いてメモリ装置の欠陥を検出するための確
率的方法及び装置に関する。

従来の技術 最近、半導体メモリ技術の発展の結果、バイポーラ技法
または金属酸化膜半導体（ＭＯＳ）技法を用いた大規模
集積回路（ＬＳＩ）装置より通常なる半導体ランダムア
クセスメモリ（ＲＡＭｓ　）を使用することが多い。第
１図に概略を示すＲＡＭ装置１０は、主に、多数のメモ
リ装置１２と、アドレス指定可能１４と、データ及びア
ドレスバス１７，１９に接続されたデータバッファ１６
とよりなり、各メモリ装置すなわちチップ１２は、詔講
成されかつ書込み及び読取が可能な多数のメモリセルを
含み、該ＲＡＭ装置１２にコントロールバス２１を介し
て読取り／書込み（Ｒ／Ｗ）信号が印加されるようにな
っている。

そして、物理的故障は、メモリチップのどの部分にも発
生し得るが、コンポーネント密度１同路レイアウト及び
製造方法に依存している。これらの故障を検出するため
に行う試験方法は直流特性試験、交流特性試験及び機能
試験の３つに分類される。

直流特性試験においては、チップの直流パラメータが、
許容不能な出力レベル、ａＮ力消費、ファンアウト容量
、雑音余裕度、論理信号の立上り及び立下り時間並びに
その他の因子についてチェックされる。交流特性試験す
なわち動的試験では、メモリアクセル時間、準備時間及
び保持時間等の交流パラメータが誤動作の検出のために
計測される。この交流特性試験で検出可能な誤動作の例
を挙げれば、各読取サイクルが書込サイクルにより先行
されるとき特定のアクセス時間においてメモリが正しい
情報を生じさせない“スローライト−リカバリー（ｓｌ
ｏｗ　ｗｒｉｔｅ−ｒｅｃｏｖｅｒｙ　）”及びメモリ
から特定の保持時間以下で情報が失われる゛スリーピン
グ　シツクネス（ｓｌｅｅｐｉｎｏ　５ｉｃｋｎｅｓｓ
　）”がある。

機能試験ではメモリを不正確に機能される永久的な故障
が検出される。一般には、いずれかのセルから読取った
値が当該セルに最後に書込まれた値に合致し、しかもそ
の他のセルに書込んだ値あるいは内容に依存しなければ
、書込み／読取りＲＡＭを機能的もしくは作動的に定義
できる。

そして、機能試験はメモリ中のヒルの数がｎならば当該
試験の複雑さは２ｎのオーダーになるので、発生し得る
故障のすべてを網羅する試験は実用的でない。その理由
は、検査サイクルにおいて各セルを他のセルの取り得る
すべての状態に対してモニタしなければならないからで
ある。従って、１キロビットＲＡＭの試験には、セルア
クセス時間を５００ナノ秒と仮定すると、約１０１ｑ３
秒を要することになる。従って、実用上好適な試験方法
を開発するには、起こり得る故障すべてに関連させるの
ではななくて、最も起こり易い故障の部分集合に関連し
て試験を行わねばならず、これは故障のモデル化として
公知である。

本発明による試験の基礎となるモデルでは、試験対象の
チップのレイアウトを殆ど考慮せず、また、チップの選
択を行うのはどのアドレスラインか、チップ内のどのセ
レクトビットかをも殆ど考慮していない。そして、この
モデルは、チップ内のセルに関連する最下位レベルから
始まるメモリ装置の階層に基づいており、次のレベルは
チップ自体で、次いで、複数のチップよりなるボードに
続き、最上位のレベルは試験対象である完成した装置よ
りなる。この階層の各レベルは、階層の構成要素を選択
するアドレスビットの部分集合に関連づけられている。

そして、階層のレベルは行と列とで構成され、各々を制
御するセパレートアドレスビットを有している。この階
層の上位レベルにあっては、要素内にフルワードがある
のが典型的で、ボードは通常はフルワードを含んでいる
。

、例えば、多数の１６Ｋｘ１チツプを具備する１以上の
ボードよりなり、語長が１６ビツトである装置は、各ボ
ードに全ビットを有し、ただし、ワードの各ビットに対
するセパレートチップが設けられる。その一方、装置は
２ＫＸ８チツプでも構成でき、各チップに８つの異なる
データビットを有する。

上記モデルにおいて次の故障が含まれる。

１、ＲＡＭセルの縮退 これは、セルが常に１か０であるときに生じる。一つの
タイプにおいて、セルはある状態ではパワーアップ可能
で、読出し可能だが、一旦他側状態に遷移すると変化不
能になる。

遷移故障（ｔｒａｎｓｉｔｉｏｎ　ｆａｕｌｔ）として
知られた別のタイプでは、セルは該セルにアドレスされ
た書込み操作に対して一見固定となるが、カップリング
故障が同時に生じると未だ変化し得る。

２、アドレスビットの縮退 この故障は、２組のアドレスを一緒にマツプするもので
、各コンポーネントがフルヮードを含むような階層レベ
ルで起こると、ワードの全ビットに影響を与える。

３゜デコーダの故障 これは、行デコーダまたは列デコーダが、選択すべきと
きに選択せず、あるいは選択すべきでない場合に選択す
る。最初のケースではメモリの設計に応じてリードリタ
ーニング０または１（ｒｅａｄ　ｒｅｔｕｒｎｉｎｇ　
　Ｑｓ　ｏｒ　　１ｓ　）が生じる一方、書込みが無効
となる。多重選択によれば書込みによりメモリセルに影
響が生じ、チップレベルより上位のレベルにおける読取
り中に多重選択が起こるとメモリの設計に応じて非破壊
的に複数のセルの論理積または論理和がとられる。そし
て、特定のメモリチップの設計次第でチップレベルでの
多重列選択により同様なことが生じ得る。チップの複数
の行が選択され、その影響を受けるセル中に含まれる値
が同一でなければ、読取りは非決定的な値（ｕｎｄｅｔ
ｅｒｍｉｎｅｄ　ｖａｌｕｅ）に戻り、影響を受けたセ
ルは当該値にセットされる。そしてまた、この故障によ
りリフレッシュサイクル中データが破壊される。

４、データレジスタピットの縮退 この故障によれば、メモリ装置の影響を受けたコンポー
ネント中の全ワードの同一のビットが一見固定する。

５、データレジスタピットの短絡あるいはパターン依存 この故障によれば、ある特定パターンのワードをあるデ
ータビットの組に書込めず、メモリｒｊＡ層の従属コン
ポーネントすべてに影響を与える。

６、スタティック　カップリング故障 このタイプの故障では、２つのセルが両セルの４つの可
能な状態のうちの１以上が禁止されるように互いに結合
され、特別なケースであるエイリアスイング（ａｌ　１
ａｓｉｎａ＞では０１及び１０状態が禁止される。さら
に、あるセルに対する書込みが常時継続し、他のセルに
も影響を与える。インバーテツド・エイリアスイングも
常に起こり得るもので、禁止状態はｏＯ及び１１である
。鳴して、この禁止状態は、セルをフリップフロ、ツブ
で構成したスタティックメモリでは、一つのフリップフ
ロップのトルー・サイド（ｔｒｕｅ　５ｉｄｅ　）と隣
接するフリップフロップのホールス・サイド（ｆａｌｓ
ｅ　５ｉｄｅ）間のカップリングから生じ得る。カップ
リング故障は、同一のセル内で必ず起こる。

７、ダイナミック・カップリング故障 この故障では、一つのセルのセットによりその他のセル
がセットまたはリセット側に変化可能となるもので、必
ずしも対照的ではない。

８、パターン依存故障 このタイプの故障によれば、隣接するセル群にあるパタ
ーンを書込めなくなる。

９、データショートに至るアドレス（ａｄｄｒｅｓｓ　
ｔ。

ｄａｔａ　５ｈｏｒｔｄ） このタイプの故障は、アドレスラインがデータラインを
圧倒したとぎにデータビットの固定として現われ、デー
タラインがアドレスラインを圧倒したときは他のアドレ
スへのダイナミックカップリングとして現われる。

１０、アドレスまたはデータラインとＲ／Ｗライン間の
短絡 この故障では、データまたはアドレスが強制的に誤った
状態にされるならば、アドレスビットの固定またはデー
タレジスタピットの固定となって現われる。または、読
取り要求時にＲ／Ｗ線が強制的に書込み状態にされた場
合にはメモリは値を復帰させず、読み取られた値はメモ
リ装置の構成に応じたある固定の値（典型的にはすべて
１またはすべてＯ）となる。

ガルパット試験（Ｇａｌｐａｔ　ｔｅｓｔ）は、Ｏのバ
ックグラウンド中で第１のセル（試験セル）の補数が取
られ、次いでメモリの１９冒きのセルと共に交互に読取
られる。そして、全メモリセルについて試験を終えるま
でこの系列あるいはシーケンスを継続する。次いで、装
置は、補数をとったデータを用いて同一のシーケンスを
実行する。このガルパット試験によれば、実行時間はセ
ル総数の２乗に比例するが、多数の故障が見逃されるこ
とになる。

マーチ試験（ｍａｒｃｈ　ｔｅｓｔ）は、各アドレスに
おいて同一事項を実行する一組のアドレスを介してシー
ケンスするもので、標準タイプのマーチ試験では、装置
は、メモリにＯのバックグラウンドを書込んだ後、第１
のアドレスのデータを読取り、また、当該アドレスに１
を書込む。そして、装置がメモリの終端に達するまで各
順次メモリユニットにおいて同一の２ステップ読取り／
書込み処理を継続する。すなわち、装置が第１のアドレ
スに戻るまで各セルを試験し、かつ逆の順序でＯに復帰
変化させる。最後に、補数をとったデータでこの試験を
繰り返す。別のタイプのマーチ試験では、すべてのセル
に同一ビットを書込むのではなくて、アドレスにハツシ
ュ機能を適用して得た固定ビットパターンをセルに連続
的に書込む。

しかしながら、いずれのタイプのマーチ試験も遷移故障
、縮退故障または多重アクセス解読故障がないものと仮
定される。ｌｘｎメモリにおいて、アシンメトリツク及
びインバーテツド・カップリングを含むカップリング故
障につき、徹底した試験を行うもので、少なくとも１４
　ｎ　ｖＪ作を要する。

シュータ（Ｓｕｋ）及びレゾ−ｒ　（Ｒｅｄｄｙ）著の
ＩＥＥＥＩ−ランザクションズ・オン・コンピュータズ
（Ｉ　Ｅ　Ｅ　Ｅ　　Ｔｒａｎｓａｃｔｉｏｎｓ　Ｏｎ
　Ｃｏｍｐｕｔｅｒｓ）　。

Ｃ−３０巻１２号＜１９８１年１２月発行）第９８２〜
９５頁発行を参照されたい。。

デコーダ故障は、影響の及ぶ行の対応するセル間のカッ
プリング故障として現われ、全アドレスで同一値を用い
る、如何なる次数の標準形マーチ試験によっても、影響
を受けた行のあるクラスの何かを見逃せば、そのクラス
のすべての故障を見逃すことになる。対応するセルを可
能なすべての組合わせで作動させる見込みを増大させる
ようなアルゴリズムは、固定シーケンスを用いることに
より改良できる。例えば、ジョン・フルーク・マ二フ７
クチャリング・コーポレーション（Ｊ　ｏｈｎＦｌｕｋ
ｅ　　Ｍｒｇ、　Ｃｏ　、　）により製造された９００
０シリ一ズ機で用いている固定シーケンスＲＡＭ　　’
短絡試験では、メモリを掃引して各ワード位置にある値
を書込み、別の掃引で、この値と予期される値とを比較
する。そして、データバスの幅であるワード中にアドレ
スをフォールドし、アドレスが奇数パリティならばフォ
ールドしたワードの補数をとって循環（ｒｏｔａｔｅ）
させることにより、各位置に書込んだ値を得る。こうし
て得たワードのビットは、おおよそ該アドレスのいずれ
のビットにも等しく依存するので、デコーダに至るアド
レスラインのどれかの短絡により生じかつデータビット
に影響を及ぼすエイリアスイングを検出するのに好適な
試験が行える。それにもかかわらず、有効な一連の組合
せは系列すなわらシーケンス次第で定まってしまい、シ
ーケンスには特定のメモリ構成に対するデコーダ故障を
見つけるものがあるので、メモリ構成によってはシーケ
ンスは無効となるおそれがある。

発明が解決しようとする問題点 本発明の主たる目的は、多くの普通の故障すなわち故障
したデータセル、欠陥のあるデコーダ。

欠陥のあるアドレスまたはデータレジスタ、及びアドレ
スラインとデータライン間の故障を識別する一方、所要
時間をできるだけ短縮したランダムアクレスメモリの機
能試験を提供することにある。

本発明の別の目的は、多数の異なるアドレスに影響を及
ぼすカップリング故障及びデコーダ故障を高い確率で特
定するようにしたランダムアクセスメモリのメモリ故障
を試験する方法及び装置を提供することにある。

本発明のさらに別の目的は、試験時間をできる限り短縮
するメモリ試験アルゴリズムを用いてメモリ故障の特定
を最大限容易にした方法及び装置を提供することにある
。

本発明の別の目的は、メモリ故障試験において、アドレ
スラインの全一類を実質的に等しく作動させる方法及び
装置を提供することにある。

本発明の別の目的は、迅速なランダムアクセスメモリ試
験用アルゴリズムにおいて均一なアドレス指定を行うこ
とにある。

問題点を解決するための手段 本発明のランダムアクセスメモリ装置の故障試験方法は
、アレイの全セル中にランダムビットを順次書込み、当
該ビットを読取り、そしてそれに応じてメモリ故障を確
認することよりなる。デコーダ故障等の多くの故障は、
多数のセルの対、少なくとも一行あるいは一列のセルに
影響を及ぼす。

また、全セルにランダムデータを書込んだとき、単一の
セルの対における故障を示すことになるビットのある組
合せが書込み不能となる確率は最悪の場合、０．７５に
なるので、ここで影響を受けるセルの対の数がＫであれ
ば、影響が及ぶセルの対のすべてにおける故障が検出不
能となる確率は０．７５　である。従って、例えば、−
列が３２のセルからなる場合、−組のダイナミックカッ
プリング故障として表われる故障を見逃し、エラーを告
知し得ない確率は０．７５ｔなわち０．０００１００４
となる。

本発明の別の特徴によれば、本発明の方法は、セルアド
レスの一つの系列（シーケンス）を介してセル中にラン
ダムビットを、ついでこれらランダムビットの補数を順
次書込むステップを含む。

そして、これらセルの内容が、反対のアドレス系列を介
して読取られて第１の予期される内容と比較され、次い
で補数に再度書換えられる。最後に、アドレス系列を介
してセルの内容が読取られて第２の予期される内容と比
較され、この比較の結果、メモリ故障が確認される。

本発明の装置は、例えばリサーキュレーテイング・シフ
トレジスタを用いたハードウェアもしくはソフトウェア
よりなり、かつランダムビット系列を発生させる可逆擬
似乱数発生器を備えている。

この発生器は可逆タイプで、メモリの書込みシーケンス
中、チップを上位アドレス側または下位アドレス側に選
択的にアドレスでき、双方向性の試験シーケンスを行え
る。そして、該発生器は、発生内容（すなわちシート（
ｓｅｅｄ）　）の特定の初期設定毎に同一の擬似乱数シ
ーケンスを生じさせて、繰返し可能かつランダム性を有
するシーケンスを展開する。また、制御回路は、メモリ
から読取ったビット及び特定の擬似乱数シーケンスから
・予期されたビットに応じて、試験中に見出された故障
を確認しかつ告知する。順次アドレス指定中は高次アド
レスラインは頻繁に作動しない傾向があるので、別の独
立したアドレス機能が追加され、これにより順次アドレ
ス掃引中、各アドレスは単に一度だけ選択される。そし
て、このアドレス機能はメモリサイズによってパラメー
タ化され、全アドレスにおける実質的なアクティビイテ
ィを生じさせる。

実施例 本発明の一つの特徴に係る迅速なマーヂ型ＲＡＭ装置試
験は、下記の３つの゛掃引（ｓｗｅｅｐ　）　”を有す
る５つのサイクル試験を備えている。すなわち、アドレ
スをＷＷｃにまで増大しくｇｏｉｎｇ　ｕＦｌｉｎ　ａ
ｄｄｒｅｓｓｅｓ　ＷＷｃ　）　、　ＲＷｃまで減少さ
せ（ｇｏｉｎｇ　ｄｏｗｎ　　ＲＷｃ　）及びＲまで増
大させる。

ここで、Ｗは゛書込み’　、ＷＣは“指定したセルに前
回書込んだデータの補数の書込み′及びＲは゛データ読
取り″である。そして、本明細占において゛掃引′”は
一つの境界アドレスから別の境界アドレスへのセルアド
レスの系列（シーケンス）と定義され、゛サイクル″は
掃引中の各セルのアクセス、読取りまたは書込みである
。従って、セルが上位側にアドレスされる間、全メモリ
セルに“１″または゛（Ｉ　Ｉ＋が、次いでその補数が
順次書込まれ、メモリが下位側にアドレスされる間にセ
ルの内容が読取られ、次に補数がとられる。そして、読
取られたセル内容と予期される内容との間の差異が、故
障を表わす。最後に、メモリが上位側にアドレスされる
間にセル内容が再度読取られ、予期される内容と比較さ
れる。従って、セルアドレスの３回の゛掃引′″が行わ
れ、そのうちの２回の掃引により第２図に示すシーケン
スで各セルの２サイクルが行われる。よって、各セルは
、総計５回に亙りア１−レスされる。しかしながら、シ
ーケンスの第１の゛書込み゛サイクルは随意で、これを
除去して４サイクル試験シーケンスとしても良いことを
指摘しておく。ただし、この最初の”　ｗ　”サイクル
によりメモリ装置セルがＯがら１への、そして１から０
への両方の移行を確実に行え、好適である。

本発明の一つの特徴に従い第２図の試験アルゴリズムを
用いて固定シーケンスの全ビットを全メモリセル中に順
次書込み、次いで補数をとる等するならば、すべての故
障セル及びすべてのエイリアスされた（ａｌｉａｓｅｄ
　）セルの位置がつきとめられる。しかしながら、ある
種の故障、特にデコーダ故障に関連するものは見逃しや
すい。従って、本発明の別の特徴によれば、上記タイプ
の迅速なマーチ試験を変形して各アドレス掃引中、同一
ビットすなわち固定シーケンスビットをセル中に書込む
のではなくして一連のメモリセル中にランダムビットを
書込むことにより変形している。擬似コードで書かれた
試験は下記のとおりで、Ｚ＜Ｘ＞はランダムファンクシ
ョンを、Ｚ（Ｘ）はその補数を示す。

ｆｏｒ　　ａ　　＝Ｑ　　ｔｏ　　Ｎ　−１ｄ。

ＭＥＭＯＲＹ　　［ａ　　］　　＝Ｚ　　（ａ　　）Ｍ
ＥＭＯＲＹ　　［ａ　　］　　＝Ｚ　　（ａ　　）ｅｎ
ｄ　　ｆｏｒ ｆｏｒ　　ａ　　＝　Ｎ　−１ｄｏｗｎｔｏ　　Ｏｄ。

ｉｆ　　ＭＥＭＯＲＹ　　［ａ　　］　　≠Ｚ　　（ａ
　　）　　ｔｈｅｎ　ｅｒｒｏｒＭ、ＥＭＯＲ’；’　
［ａ　］　＝Ｚ　（ａ　＞ｅｎｄ　　ｆｏｒ ｆｏｒ　　ａ　　＝Ｏｔｏ　　Ｎ−１ｄ。

ｉｆ　　ＭＥＭＯＲＹ　［ａ　　］　　≠Ｚ　　（ａ　
　）　　ｔｈｅｎ　ｅｒｒｏｒｅｎｄ　　ｆｏｒ 従って、始めにメモリを上位側にアドレスしくａ−０乃
至Ｎ−１）、ランダムビットを一連のメモリセルに書込
み、次いで、セル中に補数を書込む。次に、メモリを下
位側にアドレスし、すなわち、メモリメモリ位置Ｎ−１
と０間で連続にアドレス指定し、メモリセルの内容を読
取り、予期される内容と比較する。そして、差異があれ
ばエラーメツセージを発生させる。メモリを下位側にア
ドレス指定する間、メモリセルの内容の補数をとり、最
後にメモリを上位側にアドレスする間、メモリ内容を読
取り予期される内容と比較し、矛盾があればそれに応じ
てエラーメツセージを発生させる。

この試験により、異なるアドレス内のビット間のすべて
のエイリアス（ノーマルエイリアス及びインバーテツド
エイリアスの双方）及び全ての縮退故障が確認され、従
って、データレジスタビットの縮退及びアドレスビット
の縮退の全部並びにエイリアスイングを生じさせて影響
を受けたアドレスをすべてＯまたは１にするデコーダ故
障の全部が検出される。そしてさらに、この試験によれ
ば、残りのデコーダ故障全部を含む多数のアドレスに影
響を及ぼす故障は、行全体あるいは列全体、短絡または
パターン依存データレジスタビット、及び、データネ足
に至ったアドレスに影響を与えるので、これら故障の事
実上すべてのものが検出される。そして、コントロール
ラインショート（ｃｏｎｔｒｏｌ　１ｉｎｅ　５ｈｏｒ
ｔ）に至るデータまたはアドレスも大体確認される。そ
して、試験実行中にスタティックカップリング故障を見
付ける可能性は少なくとも７５％で、ダイナミックカッ
プリング故障あるいは異なるアドレス内の単一対のセル
に影響のあるＡＮＤ１０Ｒ形多重アクセス故障を見出す
可能性は少なくとも２５％である。また、スタティック
故障あるいは同一ワード内のセル間のエイリアスは５０
％の可能性で確認される。さらに、独特なランダムビッ
トシーケンスを開始するため異なるシートで試験を実行
すると、先に実行した試験中に見逃したエラーの位置を
つきとめられる。

デコーダ故障に起因するＡＮＤ１０Ｒ形多重アクセス故
障の場合を例にとると、こうした故障があると、ある列
例えばＸにあるセルに向けた読取り指令により、その他
の列例えばＹの対応するセルの内容との論理積（論理和
）が取られるアドレス指定したセルの内容が復帰される
。そして、当該故障は非対称的であり得、その結果、列
Ｙのセルの読取りは正確になされる。ある場合には影響
を受けたセルについてＺ　（ａ　）が特定の値を取った
ときにのみ、すなわち列Ｘのセルが１である一方、列Ｙ
の対応するセルが０であるときにのみ、上記故障が検出
される。従って、この種のタイプのＡＮＤ１０Ｒ故障が
セルの単一対にのみ影響を及ぼすとするならば、当該故
障の検出確率は２５％に過ぎない。しかしながら、列が
３２のセルよりなるならば、この組合せが決して生ぜず
、従ってエラーが告知されない確率は（１−０，２５）
＝０．０００１００４である。

幾つかのセルがエイリアスされたとき上述の試験により
エラーが告知されることを確認するため、２つの場合を
考えねばならない。

１、エイリアス群（ａｌｉａｓ　ｇｒｏｕｐ　）のすべ
てのセルｉ及びｊについてＺ（ｉ）＝Ｚ（ｊ）本発明に
よれば、ステップＲＺ　（ｉ　）ＷＺ（ｉ）よりなる試
験の第２のフェーズにより、上記群中の第２のセル例え
ばＭｊのアクセス時に値の誤りが見出されることになる
。これは、ＷＺ（ｉ）操作のため読取り内容が７（１）
となる一方、Ｚ（ｉ）＝Ｚ（ｉ）が予期されるからであ
る。

２、エイリアス群のあるセルｉ及びｊについてＺ（ｉ）
≠Ｚ　（ｊ　） 上記群中の幾つかのセルが反対の値を含むべきにもかか
わらず、試験の最終フェーズにより群中のセルすべてが
同一データを含むことが見出される。

そして、読取り及び書込まれたものの双方が実エイリア
スセル（”ｒｅａｌ”ａｌｉａｓｅｄ　ｃｅｌｌｓ　）
に行く途中で反転される゛逆エイリアスイング（ｉｎｖ
ｅｒｔｅｄ　ａｌｉａｓｉｎｌ；ｌ　）　”でさえも常
に検出されることが、同様の議論により示される。

行ラインの開放、多数のデコーダ故障及び増幅器の感度
（ｓｅｎｓｅ　＞不良があれば、多数のセルの縮退が生
じ、これが検出される。

また、アドレスレジスタピットの縮退、多数のデコーダ
故障及び行ラインまたは列ラインの短絡によりセルのエ
イリアスイングが生じて上述のように検出告知される。

上述した以外の故障はより複雑であるが、本発明に係わ
る試験性能につき幾つかの故障に関して下記する。

欠陥のある行デコーダ：ミッシング　）７クタこのタイ
プの故障は、行デコーダ、本質的にはＡＮＤゲートへの
一人力が、好適なアドレスラインにより制御されずに連
続的に印加されるときに生じる。影響を受けるアドレス
ラインの重みを２にとし、また、−殺性を損わないよう
に影響を受けるラインが非反転側のゲートに入ると仮定
する。

影響を受けるゲートからの出力は、該ゲートにより制御
されるセルのアドレスから２Ｋを減算して得られる一組
のアドレスに、すなわち、ここで列Ａとして識別する、
ある他の列に沿うセルすべてに対して現われる。なお、
影響を受けるゲートにより制御されるセルは列Ｂ内にあ
る。

行Ｂのセルの読取り書込みが正しく作動し、行Ａのセル
への書込みにより双方の正しいアドレス例工ばＭａが行
Ｂの対応するセルＭ　（ａｄ２ｋ）に書込まれ、行Ａの
セルの読取りの結果、両セルの内容がともかくも結合さ
れ、両者がメモリ出力に表われ、両セルに再度書込まれ
る。共形的には、この組合せは、電荷がないとき１を表
わす場合、メモリの半部におけるＡＮＤ操作であり、電
荷があるとき１を表わす場合にはメモリの半部でのＯＲ
操作である。

まず、第３図を参照してＡＮＤを考える。

第３図は、Ｚ（ｉ）及びＺ（ｊ）（ここで、ｊ＝（１＋
２　　））に対する値の可能な４種類の割当て全部につ
いての本発明によるＲＡＭ試験の操作を示す。１１１　
ＩＩは書込み対象のメモリセルを、？′″は読取り対象
としてのメモリセルを、“木″は誤った値が読取られま
たは誤った値がセル中に書込まれたことを、１１　＃　
ＩＴはエラーが告知されたことをそれぞれ示している。

そして、記号“１→０″は、例えば、セルが１を含まね
ばならないのに当該セルの読取り操作により内容が０に
設定されることを示す。

第３図に示ずように、Ｚ（１）及びＺ（ｊ）に対づる値
の４つの可能な割当てのうちの３つにおいてエラーが告
知される。そして、これらの値をランダムに選択するの
で、セルの単一対にのみ影響を及ぼす故障が確率Ｐ＝０
．７５で検出されることになろう。

しかしながら、実際にはこの故障は行Ａ、Ｂのセル対全
部に影響を与え、従って、Ｎがある列のセルの数で、か
つＱが単一のセル対において故障が発見されない確率で
あれば、Ｑ＝１−Ｐ＝０．２５である。しかし、セルへ
の値の割当てはランダムに選択されるので、一対のセル
に生じる故障の事象は行に沿う他のセル対での事象とは
独立で、従って、その行に沿うセルの故障を検出しない
確率はＱ８である。例えば、６４にメモリでＮ＝２５６
ならばＱ’＝０．２５”ゞ６＝７．４５ｘ１０　であり
、また、１にメモリでＮ−３２の場合にあってさえＱ’
　＝０．２５”＝５．４２ｘ１０　である。このように
、本発明のランダムパターンと反対の固定シーケンスパ
ターンを用いてなφ試験シーケンス中にエラーが発見さ
れない確率に関し大幅な改良が成される。

そして、影響を受けたセルの内容がＯＲ操作において誤
って結合される場合における解析は同一で、但し、Ｚ（
ｉ）及びＺ（ｊ）が００，１０及び０１であるケースで
故障が検出される点が相異する。マーチシーケンスにお
いてデコーダ欠陥が後でなくて先に生じたとき、結果も
また同一となる。

列セレクタの欠陥 この例として、列Ｂセレクタに欠陥があり、これにより
、すべての書込みが作動的であるにもかかわらず、セル
の読取り時に列Ｂの対応するセルからのデータが組合わ
されその結果がメモリ出力に現われるような他の列Ａが
あるものと仮定する。

従って実際のセル内のデータには影響がない。そして、
メモリの設計によってこの組合わせはＡＮＤまたはＯＲ
操作のいずれかを介するものでよい。

まず、ＯＲ結合を行う場合を考えると、解析は類似であ
り、第４図における記号は上述と同一である。さらに、
”Ｏ：１７”は、アドレス指定されたセルが実際にはＯ
を含むが、読取り状態で他のセルの影響により１に戻っ
たことを示す。

第４図に示すように、Ｚ（ｉ＞及びＺ（ｊ）の４つの可
能な割当てのうちの２つにおいてエラーが報告される。

従って、Ｐ＝Ｑ＝０．５で、Ｎ＝２５６に対し全列につ
きエラーが告知されない確率は０．５　　＝８．６４Ｘ
１０　　であり、Ｎ＝３２に対してはその確率は２．３
２Ｘ１０”””となる。

ダイナミックカップリング故障 ダイナミックカップリング故障は、一つのセルの特定の
遷移例えばＯから１への遷移により別のセルがセットさ
れるときに生じ、また、セル間の容量的結合によっても
生じ得る。

第５図を参照し、ダイナミックカップリングによりセル
ＪがセルｉによるＯから１への遷移に応じてセットされ
たと仮定すると、唯一のケースすなわらＺ（ｉ）＝Ｏか
つＺ（ｊ）＝１のときにのみエラーが告知される。従っ
て、Ｐ＝０．２５がつＱ−〇、７５であり、列全体のこ
うした故障が検出されない確率はＱＷで、Ｎ＝３２の１
にメモ。

すについてはその確率はＱ”＝０．７　　＝０．０００
１００４となる。

確率的マーチ（ｐｒＯｂａｂｉｌｉｓｔｉｃ　ｍａｒｓ
ｈ　）を用いた短絡ＲＡＭ試験によりメモリ故障の実質
上すべての種類が高い確率で識別されることは明らかで
ある。

好ましくは、セルに書込まれかつその後読取られるデー
タは可逆擬似ランダム発生器によりランダムに発生され
る。擬似ランダム発生器は、連続データがランダム性を
具え、データのシーケンス長が典形的には長いが固定し
ているような種類のデータ発生器で、発生器を起動させ
るキーすなわち“シート（ｓｅｅｄ）”に応じて繰返し
可能になっている。そして、可逆擬似ランダム発生器は
周知で、例えばディクソン代著、ジョン　ウイリ　アン
ド　サンズ　インコーホレーテッドから１９７６年発行
のスプレッド　スペクトル　システム第３．２章″リニ
ア　コード　ジェネレータ　コンフィギユレーシヨン″
に記載のように、典形的には多数のリサーキュレーティ
ング・シフトレジス夕よりなるハードウェア式に構成さ
れる。しかし、好ましくは、擬似ランダムコード発生器
は後述のようにソフトウェアで提供される。

コード発生器は、ソフトウェアで提供される３２のパラ
レル・フィードバック・シフトレジスタ型乱数発生器を
備え、ｘ　　−ｘ　　−ｉ等の多項式あるいはより高次
の多項式を発生する。そして、この例示した多項式によ
る２Ｊａ　　１なる同一のサイクル長の間、各ビットが
持続し、シートは開始点のみに影響を及ぼす。シートの
選択は任意であるように思われるが、シミュレーション
によれば、シート品質が良いほど差し当たりの統計試験
では良好な発生器が得られた。そして、実験によれば、
Ｃプログラム言語のステートメントに基づくユニックス
Ｃライブラリ・ファンクションｒａｎｄ　□の出力の（
Ｏｘ７ｆ　８０００００でマスクして選択した）最上位
バイトからワードを統合して最良の結果を得た。

ｒｅｔｕｒｎ（（ｒａｎｄＸ＝ｒａｎｄＸ”　　１１３
５１５２４５＋１２３４５）８ｔＯｘ７ｒｆＨＨｆｆ）
これに代えて、３２ビツト値を発生させるように変形し
たユニックスＣライブラリ・ファンクション　Ｒａｎｄ
ｏｍを用いてシート値を発生させてもよい。このように
して、ソフトウェアにて提供される擬似ランダム発生器
により、乱数で起動される３３の下位エントリを備えた
、いわゆる５ＨＦＴＲＧである６４詔長のアレイが確率
される。ついで、アドレスを漸増させるため、各サイク
ルでＺがＣプログラム言語で次のように算出される。

Ｚ＝Ｓｌ−ＩＦＴＲＧ　［（ｉ　＋３３）＆０Ｘ３Ｆ］
＝ＳＨＦＴＲＧ　［（ｉ　＋１３）＆０Ｘ３Ｆ］５ＨＦ
ＴＲＧ　［ｉ　＆０Ｘ３Ｆ］〜 また、アドレス漸増のための算出は下記による。

５ＨＦＴＲＧ　［ｉ　＆０Ｘ３Ｆ］ ＝ＳＨＦＴＲＧ　［（ｉ　　＋　１３）＆０Ｘ３Ｆコ（
Ｚ＝ＳＨＦＴＲＧ　［（ｉ　＋３３）＆０Ｘ３Ｆ］　）
そして、メモリサイズのおおよその黄金分割倍。

Ｇ＝（’丁−１）／２−＝０．６１８０３３９８９倍の
ステップサイズでアドレスを歩進することによりメモリ
セルを略均−にサンプリングできる。

また、順次アドレス指定によれば下位アドレスラインで
の動作が促進される一方、上位アドレスラインでの動作
が比較的まれになる傾向があるので、メモリを均一にア
ドレス指定することが望まれる。

好ましくは、全メモリビットを実質上均一に働かせるア
ドレスファンクションＡでメモリをアドレス指定すべき
である。このようなファンクションは、各掃引あるいは
テストラン中、各アドレスが一度だけ（ｏｎｃｅ　ａｎ
ｄ　ｏｎｌｙ　ｏｎｃｅ）アドレス指定されることを保
証しなければならない。

本発明の別の特徴によれば、アドレスファンクションＡ
（ｉ）が出力されて全アドレスラインを等しく働かせ、
しかも各メモリセルを丁度１度アドレス指定する。メモ
リ試験アルゴリズムを従って次のように変形する。

ｆｏｒ　ｉ　＝Ｏｔｏ　Ｎ−１ｄ。

ＭＥＭＯＲＹ　［Ａ　（ｉ　）　］　＝Ｚ　（ｉ　＞Ｍ
ＥＭＯＲＹ　［Ａ　（ｉ　）　］　＝Ｚ　（ｉ　）ｅｎ
ｄ　ｆｏｒ ｆｏｒ　　ｉ　　＝　Ｎ　−１ｄｏｗｎｔｏ　　Ｏｄ。

ｉｆ　　ＭＥＭＯＲＹ　　［Ａ　　（ｉ　　）］　　≠
Ｚ　　（ｉ　　）　　ｔｈｅｎｒｒｏｒ ＭＥＭＯＲＹ　　［ｉ　　］＝Ｚ　　（ｉ　　）ｅｎｄ
　　ｆｏｒ ｆｏｒ　　ｉ　　＝Ｏｔｏ　　Ｎ−１ｄ。

：ｆ　　ＭＥＭＯＲＹ　　［Ａ　　（ｉ　　）］　　≠
Ｚ　　（ｉ　　）　　ｔｈｅｎｒｒｏｒ ｅｎｄ　　ｆｏｒ 好適なアドレスファンクションの選択に関し、クヌス氏
著　ジ・アーＩ〜・オブ・コンピュータ・プログラミン
グ第３巻ソーティング・アンド・サーチング第５１１〜
５１３頁にフイボナツチバツシング法として詳細な記述
がある。そして、アドレスファンクションＡは評価が迅
速でなければならず、本発明によれば、Ｎがメモリアド
レスでかつＫがＮとの公約数を有しない場合、Ａ（ｉ）
−に’　ｉ　ｍａｄ　Ｎである。このＮが２の幕である
ならばｋは奇数になる。また、これに代えて、より−膜
性をもたせるために、ｋはメモリサイズの黄金分割倍に
略等しくかつこのメモリサイズとの公約数を有しない数
でよい。そして、検出される初めの数個のアドレスがこ
れによってメモリアドレス空間に亙り略均−に広がり、
後続のアドレスは、メモリ全体が検証されるまでメモリ
゛ホール″を徐々に埋めていく。

好適なｋを見出すため、項”ｋ＝Ｇ″Ｎ　Ｉ＋が算出さ
れ、Ｎとの公約数を持たないようにｋが調節される。そ
して、Ｎが２の箒ならば、ｋは強制的に奇数にされる。

任意のメモリサイズに対する一般的技法を下記のＣコー
ドで示す。

ｗｈｉｌｅ　　（ｇｃｄ（ｋ、Ｎ　！　＝ｋ　）　ｋ　
十＋ｗｈｅｒｅ　ｇｃｄ　ｉｓ　ｔｈｅ　ｆｕｎｃｔｉ
ｏｎ　：ｕｎｓｉｇｎｅｄ　ｌｏｎｇ　ｇｃｄ　　（ａ
、ｂ　）ｕｎｓｉｇｎｅｄ　ｌｏｎｇ　ａ、ｂ　；ｕｎ
ｓｉｇｎｅｄ　ｌｏｎｇ　ｔｅｍＤ：ｗｈｉｌｅ　　（
ａ　　！＝Ｏ）　　　　　（ｔｅｍｐ−ａ； ａ＝ｂ　　％　ａ； ｂ　　＝　　ｔｅｍｐ　　： ）　： ｒｅｔｕｒｎ（ｂ　　）　　： 第６図は、迅速なＲＡＭ試験装置を示す簡略化した概略
図で、該試験装置は、好ましくは上述のようにソフトウ
ェアで構成される擬似ランダム発生器２２を用いている
。但し、これに代えて該発生器２２をハードウェアで提
供してもよい。コントロール・シーケンサ２０は、好ま
しくは公知のマイクロプロセッサであって、擬似ランダ
ム発生器２２を具備する回路に接続され、上述の確率的
マーチ試験に従い該試験に付されるメモリ装置１０にラ
ンダムデータを書込みかつ該装置１０からこのデータを
読取る。マイクロプロセッサ２ｏは、擬似ランダム発生
器２２に線２６を介してキーあるいは“シート″を印加
し、該発生器２２から第１のランダムワードを出力し、
該ワードはデータレジスタ２８に記憶される。また、マ
イクロプロセッサ２０はアドレスハラシャー３０に適用
し、アドレスファンクションを展開し、アドレス系列に
おける下位側境界アドレスがアドレスレジスタ３６によ
りメモリ装置１０に印加される。従って、擬似ランダム
発生器２２により出力される第１の擬似ランダムワード
は、アドレス系列での下位側境界アドレスに応じてハラ
シャ−３０により指定されるメモリ装置１０の初期アド
レスに書込まれることになる。次いで、マイクロプロセ
ッサ２０は、このワードの補数をとり、試験中のメモリ
装置ｔｆ１０のアドレス指定されたワードにこれを再度
書込む。そして、このプロセスがメモリ系列の連続的ア
ドレスについて上位側境界アドレスまで繰返し行われ、
第２図に示す第１の■引を終える。

次に、マイクロプロセッサ２０は、擬似ランダム発生器
２２を制御して逆方向にランダムワードのシーケンスを
繰返し、この間メモリ装ｆｆ１１０はハラシャー３０を
介して減少方向にアドレス指定され、すなわち、アドレ
スは上位側及び下位側境界アドレス間でシーケンスされ
る。そして、メモリ装ｆ＆１０のデータレジスタ２８か
ら読取られたワードと、レジスタ３２内の擬似ランダム
発生器２２からの対応する擬似ランダムワードとが比較
される。読取ったデータと、発生器２２により出力され
た対応するデータとに差異があれば、この差異はメモリ
故障を表わし、３４により表示されることになる。この
掃引中の各読取りに続いて、試験中のメモリ装置１０の
セルに前回書込まれたワードの補数が取られ、第２図に
示す第２の掃引を終える。

最後に、マイクロプロセッサ２０は擬似ランダムシーケ
ンス発生器２２を制御して擬似ランダムワードの初期系
列をデータレジスタ２８に適用し、この間、メモリ装置
１０の対応するワードが読取られてレジスタ３２に記憶
され、比較される。そして、読取ったデータと発生器２
２から出力される対応するデータ間の差異は、メモリ故
障を表わし、３４で表示される。

擬似ランダム発生器２２が発生するデータ系列は、マイ
クロプロセッサ２０により発生器２２に最初に印加され
るシートデータの関数であるので、同一の試験をメモリ
１０に連続的に適用して３４での表示のための“メモリ
符号（ｍｅａ＋ｏｒｙ　ｓｔｇｎａｔｕｒｅ）”を出力
できる。これにより、技術者は表示器３４を見て、各メ
モリチップの故障プロフィールが安定か否かを判別でき
、また、メモリ装置１０の品質を判別可能となる。さら
に、技術者の技仙向上もしくはソフトウェア解析により
このプロフィールから故障仮説（ｒａｕ＋ｔ　ｈｙｐｏ
ｔｈｅｓｅｓ）を判別可能である。そして、例えば試験
されているチップシステムの単一のチップにすべてのエ
ラーが含まれるならば、おそらくそのチップに故障があ
る。一方、試験されているチップ全部が類似の故障プロ
フィールを表わし、このプロフィールが奇数アドレスで
のみ故障発生があることを示す場合、その原因はおそら
くアドレスライン故障にある。

従って、本発明に従い、迅速なＲＡＭ試験でランタムピ
ットを処理することにより、メモリ装置の故障の大部分
のタイプが高い確率でしかも短期間に識別される。そし
て、異なるシートを用いた確率的マーチ試験を繰返すこ
とですべての故障を識別する確率をより一層増大できる
。これに加えて、この試験に編入されるアドレスファン
クションによれば高次アドレスラインすべてを均等に動
かぜる傾向があり、故障識別性がさらに改善される。

本発明は、上記好適実施例に限定されることなく、その
他の結合及び周辺構成を取り得、各種変形が可能である
。

発明の効果 上１本のように、本発明によれば各々名に関して独特に
アドレス指定可能である複数のメモリセルにランダムピ
ットを門込み、該ランダムピットを読取り、これに応じ
てメモリ故障を識別するようにしたので、各種故障を迅
速に識別可能なランダムアクセスメモリの機能試験を行
える。

【図面の簡単な説明】

第１図は本発明の適用対象となる従来のランダムアクセ
スメモリ（ＲＡＭ）装置を例示するブロック回路図、第
２図は本発明による類ＲＡＭ試験アルゴリズムを示すグ
ラフ、第３図乃至第５図は３つの異なるタイプの故障に
関し本発明による故障試験結果を示す図ζ及び第６図は
本発明を実施するための装置を示すブロック回路図であ
る。 １０・・・ＲＡＭ装置、１２・・・メモリ装置、１４・
・・アドレスデコーダ、１６・・・データバッファ、１
７・・・データバス、１９・・・アドレスバス、２０・
・・コントロール・シーケンサ、２１・・・コントロー
ルバス、２２・・・擬似ランダム発生器、２６・・・線
、２８・・・データレジスタ、３０・・・アドレスハラ
シャー、３２・・・レジスタ、３４・・・表示器、３６
・・・アドレスレジスタ。

Claims (26)

【特許請求の範囲】
1. （１）各々名に関して独特にアドレス指定可能である複
   数のメモリセルを有するランダムアクセスメモリ装置の
   故障試験方法であつて、前記メモリセルにランダムビッ
   トを書込み、該ランダムビットを読取り、これに応じて
   メモリ故障を識別してなるランダムアクセスメモリ装置
   の故障試験方法。
2. （２）均一に広がるセルアドレスの系列を用いて前記メ
   モリセルをアドレス指定する特許請求の範囲第１項記載
   のランダムアクセスメモリ装置の故障試験方法。
3. （３）各々名に関して独特にアドレス指定可能な複数の
   メモリセルを有するランダムアクセスメモリ装置の故障
   試験方法であつて、セルアドレスの第１の系列を介して
   前記セルにランダムビットを連続的に書込み、セルアド
   レスの第２の系列を介して前記メモリセルの内容を読取
   り、次いで補数をとり、前記第２の系列と反対のセルア
   ドレスの第３の系列を介して前記メモリセルの内容を読
   取り、該メモリセルから読取った内容と予期されるセル
   内容とを比較し、これに応じてメモリ故障を識別してな
   るランダムアクセスメモリ装置の故障試験方法。
4. （４）均一に広がるセルアドレスの系列を用いて前記メ
   モリセルをアドレス指定する特許請求の範囲第３項記載
   のランダムアクセスメモリ装置の故障試験方法。
5. （５）各々名に関して独特にアドレス指定可能な複数の
   メモリセルを有するランダムアクセスメモリ装置の故障
   試験方法であって、セルアドレスの第１の系列を介して
   ランダムビットを前記メモリセルに連続的に書込んでそ
   の補数をとり、前記第１の系列とは反対のセルアドレス
   の第２の系列を介して前記メモリセルの内容を読取って
   該内容の補数をとり、前記第１の系列と反対のセルアド
   レスの第３の系列を介して前記メモリセルの内容を読取
   り、該メモリセルから読取つた内容と予期される内容と
   を比較し、これに応じてメモリ故障を識別してなるラン
   ダムアクセスメモリ装置の故障試験方法。
6. （６）均一に広がるセルアドレスの系列を用いて前記メ
   モリセルをアドレス指定する特許請求の範囲第５項記載
   のランダムアクセスメモリ装置の故障試験方法。
7. （７）各々名に関して独特にアドレス指定可能な複数の
   メモリセルを有するランダムアクセスメモリ装置の試験
   方法であつて、実質的に均一に広がつたセルアドレスの
   第１の系列を介して前記メモリセルにランダムビットを
   連続的に書込み、前記第１の系列に関連するセルアドレ
   スの第２の系列を介して前記メモリセルの内容を読取り
   、該読取った内容と予期される内容とを比較し、これに
   応じてメモリ故障を識別してなるランダムアクセスメモ
   リ装置の故障試験方法。
8. （８）均一に広がるセルアドレスの系列を用いて前記メ
   モリセルをアドレス指定する特許請求の範囲第７項記載
   のランダムアクセスメモリ装置の故障試験方法。
9. （９）各々名に関して独特にアドレス指定可能な複数の
   メモリセルを有するランダムアクセスメモリ装置の故障
   試験方法であつて、実質的に均一に広がるセルアドレス
   の第１の系列を介してランダムビットを前記メモリセル
   に連続的に書込み、前記第１の系列に関連するセルアド
   レスの第２の系列を介して前記メモリセルの内容を読取
   り、該読取った内容と予期される内容とを比較し、これ
   に応じてメモリ故障を識別してなるランダムアクセスメ
   モリ装置の故障試験方法。
10. （１０）前記ランダムビットを擬似ランダム系列から得
    、擬似ランダムビット系列を用いて前記読取り及び書込
    みを行うようにした特許請求の範囲第９項記載のランダ
    ムアクセスメモリ装置の故障試験方法。
11. （１１）シートを用いて前記擬似ランダム系列を制御し
    、異なるシートを用いて故障試験方法を繰り返す特許請
    求の範囲第１０項記載のランダムアクセスメモリ装置の
    故障試験方法。
12. （１２）前記擬似ランダムビット系列は可逆的であり、
    前記セルアドレスの第１、第２の系列は夫々順擬似ラン
    ダム系列及び逆擬似ランダム系列である特許請求の範囲
    第１０項記載のランダムアクセスメモリ装置の故障試験
    方法。
13. （１３）各々名に関して独特にアドレス指定可能な複数
    のメモリセルを有するランダムアクセスメモリ装置の故
    障試験装置であつて、ランダムビット系列を発生させる
    ための手段と、前記メモリセルをアドレスするための手
    段と、前記ランダムビット系列を書込むための手段と、
    前記メモリセルの内容を読取るための手段と、前記読取
    つた内容と予期される内容とを比較してメモリセル故障
    を識別するための手段と、前記故障を告知するための手
    段とを備えるランダムアクセスメモリ装置の故障試験装
    置。
14. （１４）前記告知手段は可視表示装置を含む特許請求の
    範囲第１３項記載のランダムアクセスメモリ装置の故障
    試験装置。
15. （１５）前記発生手段は擬似ランダムビット発生器を備
    える特許請求の範囲第１３項記載のランダムアクセスメ
    モリ装置の故障試験装置。
16. （１６）前記アドレス手段は実質的に均一なアドレスを
    発生するための手段を含む特許請求の範囲第１３項記載
    のランダムアクセスメモリ装置の故障試験装置。
17. （１７）各々名に関して独特にアドレス指定可能な複数
    のメモリセルを有するランダムアクセスメモリ装置の故
    障試験装置であつて、ランダムビット系列を発生させる
    ための手段と、第１、第２のアドレス系列を選択的に介
    して前記メモリセルをアドレス指定するための手段と、
    前記第１のアドレス系列を介して前記メモリに前記ラン
    ダムビット系列を書込むための手段と、前記第２のアド
    レス系列を介して前記メモリの内容を読取り、該読取つ
    た内容と予期される内容とを比較するための手段と、該
    比較手段に応動してメモリ故障を識別するための手段と
    、該故障を告知するための手段とを備えるランダムアク
    セスメモリ装置の故障試験装置。
18. （１８）前記告知手段は可視表示装置を含む特許請求の
    範囲第１７項記載のランダムアクセスメモリ装置の故障
    試験装置。
19. （１９）前記発生手段は擬似ランダムビット発生器を備
    える特許請求の範囲第１７項記載のランダムアクセスメ
    モリ装置の故障試験装置。
20. （２０）前記アドレス手段は実質的に均一なアドレスを
    発生するための手段を含む特許請求の範囲第１７項記載
    のランダムアクセスメモリ装置の故障試験装置。
21. （２１）複数のメモリセルを有するランダムアクセスメ
    モリ装置の故障試験装置であつて、第１、第２のアドレ
    ス系列を選択的に用いてアレイのセルをアドレスする手
    段と、プロセッサ手段と、メモリ故障を告知する手段と
    を備え、該プロセッサ手段は、（１）前記ランダムビッ
    トを前記メモリセル中に連続的に書込み、次いで前記第
    １のアドレス系列を介して該ビットの補数をとり、（２
    ）前記セルアドレスの第２の系列を介して前記メモリセ
    ルの内容を読取り、この内容と予期される内容とを比較
    し、次いで該内容の補数をとり、（３）前記第１のアド
    レス系列を介して前記メモリセルの内容を読取り、該内
    容と予期される内容とを比較し、（４）前記比較に応じ
    てメモリ故障を識別するためのものであるランダムアク
    セスメモリ装置の故障試験装置。
22. （２２）前記告知手段は可視表示装置を含む特許請求の
    範囲第２１項記載のランダムアクセスメモリ装置の故障
    試験装置。
23. （２３）前記発生手段は擬似ランダムビット発生器を備
    える特許請求の範囲第２１項記載のランダムアクセスメ
    モリ装置の故障試験装置。
24. （２４）前記アドレス手段は実質的に均一なアドレスを
    発生するための手段を含む特許請求の範囲第２１項記載
    のランダムアクセスメモリ装置の故障試験装置。
25. （２５）各々名に関して独特にアドレス指定可能な複数
    のメモリセルを有するランダムアクセスメモリ装置の故
    障試験装置であって、擬似ランダムビット系列を発生す
    るための手段と、セルアドレスの実質的に均一の第１、
    第２の系列を選択的に発生させるための手段と、前記第
    １のアドレス系列を介して前記メモリセルに前記ランダ
    ムビット系列を書込むための手段と、前記第２のアドレ
    ス系列を介して前記メモリセルの内容を読取り、該読取
    った内容と前記擬似ランダムビット系列とを比較するた
    めの手段と、該比較手段に応動してメモリ故障を告知す
    るための手段とを備えるランダムアクセスメモリ装置の
    故障試験装置。
26. （２６）前記擬似ランダムビット系列のシートを制御す
    るための手段を含む特許請求の範囲第２５項記載のラン
    ダムアクセスメモリ装置の故障試験装置。