JPS6120320A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
- Publication number
- JPS6120320A JPS6120320A JP59140740A JP14074084A JPS6120320A JP S6120320 A JPS6120320 A JP S6120320A JP 59140740 A JP59140740 A JP 59140740A JP 14074084 A JP14074084 A JP 14074084A JP S6120320 A JPS6120320 A JP S6120320A
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- JP
- Japan
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- layer
- electrode
- nitride
- conductor layer
- forming
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置の電極形成方法に係り、特に高融
点遷移金属ナイトライドによって半導体装置の電極を形
成する方法に関する。
点遷移金属ナイトライドによって半導体装置の電極を形
成する方法に関する。
［発明の技術的背景とその問題点］
近時、ｍ−ｖ族元素間化合物半導体、特にＧａＡｓ半導
体を用いたＩＣの開発が急速に進められ、その不可欠な
技術としてのイオン注入、その他に関連して電極材料に
対する要求も厳しくなっている。
体を用いたＩＣの開発が急速に進められ、その不可欠な
技術としてのイオン注入、その他に関連して電極材料に
対する要求も厳しくなっている。
最近注目されているセルフアライメントＦＥＴのゲート
電極に使用される材料がその適例で、電極層はイオン注
入のマスクとして使用したのちその首ま残置され、注入
イオン（二対する活性化処理として施される８００℃程
度の高温アニールに曝される。しかも、上記アニール処
理後も良好なショットキ接合特性を保持することが要求
される。
電極に使用される材料がその適例で、電極層はイオン注
入のマスクとして使用したのちその首ま残置され、注入
イオン（二対する活性化処理として施される８００℃程
度の高温アニールに曝される。しかも、上記アニール処
理後も良好なショットキ接合特性を保持することが要求
される。
従来、上に述べたような電極形成材料として一例のタン
グステン（Ｗ）、チタンタングステン（ＴｉＷ）等の高
融点遷移金属、特にこれらの金属のシリサイドが使用さ
れてきた。また、最近上記シリサイドと特性上遜色がな
く、シかも形成が容易な高融点金属を生成分とする金属
のナイトライド（二、例えばタングステンナイトライド
（ＷＮ）が電極材料として優れていることが提唱されて
いる。すなわち、上記高融点遷移金属ナイトライドは熱
的に非常に安定で、８００℃程度の温度におけるアニー
ル後でも良好なショットキ接合特性を示す。一般にこの
ようなナイトライド膜の比抵抗は前記クリサイド同様Ｉ
Ｘ １０””Ω・−程度で、金属自体よりかなり高い
という欠点がおる。この欠点はナイトライド層の上に比
抵抗の小さい導電体層、例えばＡＵ層、ｋ１層のような
金属を設けることにより克服される。
グステン（Ｗ）、チタンタングステン（ＴｉＷ）等の高
融点遷移金属、特にこれらの金属のシリサイドが使用さ
れてきた。また、最近上記シリサイドと特性上遜色がな
く、シかも形成が容易な高融点金属を生成分とする金属
のナイトライド（二、例えばタングステンナイトライド
（ＷＮ）が電極材料として優れていることが提唱されて
いる。すなわち、上記高融点遷移金属ナイトライドは熱
的に非常に安定で、８００℃程度の温度におけるアニー
ル後でも良好なショットキ接合特性を示す。一般にこの
ようなナイトライド膜の比抵抗は前記クリサイド同様Ｉ
Ｘ １０””Ω・−程度で、金属自体よりかなり高い
という欠点がおる。この欠点はナイトライド層の上に比
抵抗の小さい導電体層、例えばＡＵ層、ｋ１層のような
金属を設けることにより克服される。
一方上記構造の電極は高温アニールすると、金属層例え
ばＡｕ層がボールアップ状を示したり、茶褐色に変色し
て変質を起して抵抗低減の意味をなさないという事態が
頻発することが判り、この対策としてナイトライド層と
金属層、特にＡ１１層の間（二前記ナイトライドと異種
の高融点遷移金属ナイトライド層を介在させることによ
って上記の問題が大幅に改善されることを見出し、襄に
出願し特願ところで、半導体基体にナイトライド層を設
は電極を形成する際にはバターニング、エツチング、高
温アニール等の諸工程を経なければならない。
ばＡｕ層がボールアップ状を示したり、茶褐色に変色し
て変質を起して抵抗低減の意味をなさないという事態が
頻発することが判り、この対策としてナイトライド層と
金属層、特にＡ１１層の間（二前記ナイトライドと異種
の高融点遷移金属ナイトライド層を介在させることによ
って上記の問題が大幅に改善されることを見出し、襄に
出願し特願ところで、半導体基体にナイトライド層を設
は電極を形成する際にはバターニング、エツチング、高
温アニール等の諸工程を経なければならない。
それらの工程が良好に進められるためには、半導体基体
にナイトライド層が密着性よく形成され−Ｃいるという
ことが重要である。一般に高融点遷移金属層、例えばＷ
層、シリサイド層、ナイトライド層等は半導体との密着
性が良好でなく、クラックの発生や、剥離を起こしやす
い欠点がある。すなわち、密着性が悪いことから前記諸
工程、特に高温アニールに際し電極導電体層が半導体基
体面から剥離したり、導電体層、特に上層の金属層が変
質するなどの事態が頻発する。
にナイトライド層が密着性よく形成され−Ｃいるという
ことが重要である。一般に高融点遷移金属層、例えばＷ
層、シリサイド層、ナイトライド層等は半導体との密着
性が良好でなく、クラックの発生や、剥離を起こしやす
い欠点がある。すなわち、密着性が悪いことから前記諸
工程、特に高温アニールに際し電極導電体層が半導体基
体面から剥離したり、導電体層、特に上層の金属層が変
質するなどの事態が頻発する。
導電体層を半導体基体面に密着性よく形成し、上記の問
題を解決する方策の１つは、導電体層、特にナイトライ
ド層を半導体基体面に形成する際に、この基体を例えば
２５０℃ないし３００℃の昇温状態にして行なうことで
ある。しかし、一般に高融点遷移金属のナイトライドや
シリサイドのような硬くかつ脆い材料を半導体基体の表
面に安定に被層形成するのは容易なことでない上に、半
導体装置の製造工程上半導体基体を加熱昇温状態にする
ことが好ましくない場合もあるなどの問題があった。
題を解決する方策の１つは、導電体層、特にナイトライ
ド層を半導体基体面に形成する際に、この基体を例えば
２５０℃ないし３００℃の昇温状態にして行なうことで
ある。しかし、一般に高融点遷移金属のナイトライドや
シリサイドのような硬くかつ脆い材料を半導体基体の表
面に安定に被層形成するのは容易なことでない上に、半
導体装置の製造工程上半導体基体を加熱昇温状態にする
ことが好ましくない場合もあるなどの問題があった。
［発明の目的］
この発明は上記の欠点を除去するための半導体装置の改
良された電極形成方法を提供する。
良された電極形成方法を提供する。
［発明の概要］
この発明（二かかる半導体装置の電極形成方法は、ｍ
−ｖ族半導体基体の主面に、高融点金属のナイトライド
からなる第１導電体層を形成し、ついで熱処理を施した
のち、少くとも最上層が良導電性金属でなる第２導電体
層を上記第１導電体層上に積層して電極に形成すること
を％徴とし、半導体基体の主面（ニチイトライド層の密
着性を向上させ安定した半導体装置の電極が得られる。
−ｖ族半導体基体の主面に、高融点金属のナイトライド
からなる第１導電体層を形成し、ついで熱処理を施した
のち、少くとも最上層が良導電性金属でなる第２導電体
層を上記第１導電体層上に積層して電極に形成すること
を％徴とし、半導体基体の主面（ニチイトライド層の密
着性を向上させ安定した半導体装置の電極が得られる。
［発明の実施例コ
以下、この発明の一実施例としてセルファライン構造の
Ｐ Ｅ Ｔ ｌ二おけるゲート電極の形成方法を第１図
を参照して説明する。
Ｐ Ｅ Ｔ ｌ二おけるゲート電極の形成方法を第１図
を参照して説明する。
半絶縁性ＧａＡｓ基体（１）の一方の主面Ｅシリコン原
子（矢印）をイオン注入しＮ型注入層（１ａ）を形成す
る（図（ａ））。
子（矢印）をイオン注入しＮ型注入層（１ａ）を形成す
る（図（ａ））。
次に、前記Ｎｆｉ注大層（１Ｍ）の全面に例えば反応性
スパッタ法で厚さ約１３００１のＷＮ層Ｉを形成する。
スパッタ法で厚さ約１３００１のＷＮ層Ｉを形成する。
このＷＮＭＱυの形成時にＧａＡｓ基体ｆ１．）を基体
支持台（１００）を水冷することによって水冷状態に保
持する（図（ｂ））。
支持台（１００）を水冷することによって水冷状態に保
持する（図（ｂ））。
上記ＷＮ層０υの表面に絶縁膜シυ、好ましくＦｉＰｓ
Ｇ膜を約３００ＯＡ厚に堆積したのち、例えばアルゴン
ガス流中で５００℃、３０分間の熱処理を施してから上
記Ｐ Ｓ Ｇｉｌを除去する。この熱処理によってＷＮ
層のＧ ａ Ａ ｓ基体面への密着性は増大する〔図（
Ｃ）〕。
Ｇ膜を約３００ＯＡ厚に堆積したのち、例えばアルゴン
ガス流中で５００℃、３０分間の熱処理を施してから上
記Ｐ Ｓ Ｇｉｌを除去する。この熱処理によってＷＮ
層のＧ ａ Ａ ｓ基体面への密着性は増大する〔図（
Ｃ）〕。
さらに、上記熱処理を施したＧａＡｓ基体（１）のＷＮ
層０υ上に反応性スパッタ法でＴａＮｆｉ（１３を約５
００ Ａ被着し、これに積層してＡｕＭｔｉ３を約５０
０ＯＡ形成したのち、再び全面に絶縁４本これは好まし
くはｐｓｏ膜で約１００ＯＡ堆積し、写真蝕刻法でレジ
スト膜（３）、例えばＡＺ（米国５ｈｉｐｌｅｙ社製）
を使用゛してゲートパターンを形成する。このレジスト
膜（３）をマスクにして絶縁膜（ハ）にエツチングを施
し、ゲート電極形成予定域に開孔（４）を設けＡｕ層０
９の一部ケ露出させる（図（ｄ））。
層０υ上に反応性スパッタ法でＴａＮｆｉ（１３を約５
００ Ａ被着し、これに積層してＡｕＭｔｉ３を約５０
０ＯＡ形成したのち、再び全面に絶縁４本これは好まし
くはｐｓｏ膜で約１００ＯＡ堆積し、写真蝕刻法でレジ
スト膜（３）、例えばＡＺ（米国５ｈｉｐｌｅｙ社製）
を使用゛してゲートパターンを形成する。このレジスト
膜（３）をマスクにして絶縁膜（ハ）にエツチングを施
し、ゲート電極形成予定域に開孔（４）を設けＡｕ層０
９の一部ケ露出させる（図（ｄ））。
前記レジスト膜（３）、開孔部（４）のＷＮ層θ１）を
含む全面にＴ１層を約７００Ｘ厚に被着したのち、リフ
トオフ汰によってゲート１！極形成予定城にＴｉＮ（５
）を残置させる（図（ｅ）） ついで、１１層（５）’＆マスクに例えにスパッタエツ
チング法でＡｕ層ａ３を、プラズマエツチング法でＴａ
Ｎ層Ｏ３およびＷＮ層αυを順次エツチングし、ゲート
電極形成予定域のＴｉ層（５）直下のみ残したＡｕ層（
１３ａ） 、 ＴａＮ層０２ａ） 、およびＷＮ層（Ｉ
Ｃ）とでゲート電極（６）を形成したのち、マスクのＴ
ｉ層（５）を除去する。さらに、ゲートｔ＆（６１をマ
スクにして例えばシリコン原子を高濃度イオン注入して
ｆ注大層（ｌｂ）、 （ＩＣ）を形成する（図（ｆ））
。
含む全面にＴ１層を約７００Ｘ厚に被着したのち、リフ
トオフ汰によってゲート１！極形成予定城にＴｉＮ（５
）を残置させる（図（ｅ）） ついで、１１層（５）’＆マスクに例えにスパッタエツ
チング法でＡｕ層ａ３を、プラズマエツチング法でＴａ
Ｎ層Ｏ３およびＷＮ層αυを順次エツチングし、ゲート
電極形成予定域のＴｉ層（５）直下のみ残したＡｕ層（
１３ａ） 、 ＴａＮ層０２ａ） 、およびＷＮ層（Ｉ
Ｃ）とでゲート電極（６）を形成したのち、マスクのＴ
ｉ層（５）を除去する。さらに、ゲートｔ＆（６１をマ
スクにして例えばシリコン原子を高濃度イオン注入して
ｆ注大層（ｌｂ）、 （ＩＣ）を形成する（図（ｆ））
。
次に全面に厚さ約４００ＱＡのＰＳＧ膜（７）を堆積さ
せたのち、アルゴンガス、またｌ’を窒素ガス流中で約
８３０℃、１０分間程度の加熱によるアニールを施し注
入イオンの活性化を行なったのち上記ＰＳＧ膜を除去す
る。このような高温処理を施しても電極（６）の剥離や
、少くとも外見的には電極表面のＡｕ層０の変質、反応
等は見られない。このようにしてゲート電極（６）にセ
ルファラインされたＮ＋層（１ｂ。
せたのち、アルゴンガス、またｌ’を窒素ガス流中で約
８３０℃、１０分間程度の加熱によるアニールを施し注
入イオンの活性化を行なったのち上記ＰＳＧ膜を除去す
る。このような高温処理を施しても電極（６）の剥離や
、少くとも外見的には電極表面のＡｕ層０の変質、反応
等は見られない。このようにしてゲート電極（６）にセ
ルファラインされたＮ＋層（１ｂ。
ｌｃ）が形成される（図（ｇ））。
上記１層（１ｂ）にソース電極（８）を、Ｎ＋層（ＩＣ
）にドレイン電極（７）層形成してセルフアライメント
ＰＥＴが完成する（図（ｈ））。
）にドレイン電極（７）層形成してセルフアライメント
ＰＥＴが完成する（図（ｈ））。
この実施例ではＷＮ層を水冷状態のＧａＡｓ基体面に被
着したのちの熱処理を温度５００℃の例について述べた
が、更に高温の６００℃程度でもよい。これ以上高温で
はＷＮ層と絶縁膜との反応その他の原因で好ましくない
。また、４００℃以下では密着性の増強効果があまり期
待できない。
着したのちの熱処理を温度５００℃の例について述べた
が、更に高温の６００℃程度でもよい。これ以上高温で
はＷＮ層と絶縁膜との反応その他の原因で好ましくない
。また、４００℃以下では密着性の増強効果があまり期
待できない。
次に、第１導電体層としてＷＮＮ、第２導電体層として
ＴａＮ−Ａｕ層を例示したが、第１導電体層として他の
ナイトライド、例えばＴａＮ、ニオブナイトライド（Ｎ
ｂＮ） 、モリブデンナイトライド（ＭＯＮ ）等を、
また、第２導電体層のＴａＮにかえてチタンナイトライ
ド（ＴｉＮ） 、ジルコニウムナイトライド（ＺｒＮ）
、 ＷＮ等、Ａｕ ＪｌｍかえてＡｔ層を使用しても
同様の効果が期待できる。
ＴａＮ−Ａｕ層を例示したが、第１導電体層として他の
ナイトライド、例えばＴａＮ、ニオブナイトライド（Ｎ
ｂＮ） 、モリブデンナイトライド（ＭＯＮ ）等を、
また、第２導電体層のＴａＮにかえてチタンナイトライ
ド（ＴｉＮ） 、ジルコニウムナイトライド（ＺｒＮ）
、 ＷＮ等、Ａｕ ＪｌｍかえてＡｔ層を使用しても
同様の効果が期待できる。
なお、上記実施例ではセルフアライメント構造のＦＥＴ
におけるゲート電極を例に説明したが、ゲート電極形成
に限定されるものでなく％ＧａＡｓ半導体装置の電極形
成に広く適用できることはいうまでもない。
におけるゲート電極を例に説明したが、ゲート電極形成
に限定されるものでなく％ＧａＡｓ半導体装置の電極形
成に広く適用できることはいうまでもない。
また、半導体基体としてＧａＡｓを例に説明したが、他
の■−ｖ族元素間化合物半導体基体でもよいことは斜上
と同様に論を俟たないところである。
の■−ｖ族元素間化合物半導体基体でもよいことは斜上
と同様に論を俟たないところである。
［発明の効果］
以上述べたように本発明によれば、ＧａＡｓ基体を水冷
、ないし特に加熱を施さない状態でＷＮ層を被着したの
ち不活性雰囲気中で高温の熱処理を施して基体とＷＮ層
との密着性を増大させるので、製造工程、％にイオン注
入原子の活性化アニールにおいてゲート電極の剥離は完
全に防止され、 Ａｕ層を含めてｍ他に異状が認められ
なくなるという・顕著な効果が示された。
、ないし特に加熱を施さない状態でＷＮ層を被着したの
ち不活性雰囲気中で高温の熱処理を施して基体とＷＮ層
との密着性を増大させるので、製造工程、％にイオン注
入原子の活性化アニールにおいてゲート電極の剥離は完
全に防止され、 Ａｕ層を含めてｍ他に異状が認められ
なくなるという・顕著な効果が示された。
なお、この発明は、第１導電体層形成後に加熱処理を施
さずに第２導電体層形成後に８００℃、１０分間の加熱
処理を施すのでは効果がな（、Ａｕ層がボールアップ状
と化したり、茶褐色に変色するなどの変質が確認された
。
さずに第２導電体層形成後に８００℃、１０分間の加熱
処理を施すのでは効果がな（、Ａｕ層がボールアップ状
と化したり、茶褐色に変色するなどの変質が確認された
。
斜上の如く、この発明によれば電極剥離なく、かつ高温
アニールに対しても安定なナイトライド電極形成方法を
提供できる。
アニールに対しても安定なナイトライド電極形成方法を
提供できる。
第１図（ａ）ないしくｈ）Ｖｉこの発明の１実施例の電
極形成方法を工程順に示すいずれも断面図である。 なお、図（−）はＧａＡｓ基体にＮ型注入層形成工程、
因（ｂ）はＷＮＭ被着工程９図（Ｃ）はＷＮ層シンタ用
絶縁膜被着工程９図（ｄ）はゲート電極形成のためのＴ
ｉマスクパターン工程、１ａ（ｅ）はゲート電極形成工
程９図（ｆ）は高濃度注入層形成工程９図（ｇ）はアニ
ール用ＰＩ９Ｇ膜堆積工程１図（ｈ）はソース、ドレイ
ン電極形成工程を夫々示す。 １・・・ＧａＡｓ基体 ｌａ、 ｌｂ、 １ｃ−−・ＧａＡｓ基体のＮ型注入層
４、・・・ゲート電極形成予定域開孔 ５・・・Ｔｉマスク層 ６・・・ゲート電極８・・
・ソース電極 ９・・・ドレイン電極１１ 、、、
ＷＮ層 １２−ＴａＮ層１３・・・Ａｕ層
極形成方法を工程順に示すいずれも断面図である。 なお、図（−）はＧａＡｓ基体にＮ型注入層形成工程、
因（ｂ）はＷＮＭ被着工程９図（Ｃ）はＷＮ層シンタ用
絶縁膜被着工程９図（ｄ）はゲート電極形成のためのＴ
ｉマスクパターン工程、１ａ（ｅ）はゲート電極形成工
程９図（ｆ）は高濃度注入層形成工程９図（ｇ）はアニ
ール用ＰＩ９Ｇ膜堆積工程１図（ｈ）はソース、ドレイ
ン電極形成工程を夫々示す。 １・・・ＧａＡｓ基体 ｌａ、 ｌｂ、 １ｃ−−・ＧａＡｓ基体のＮ型注入層
４、・・・ゲート電極形成予定域開孔 ５・・・Ｔｉマスク層 ６・・・ゲート電極８・・
・ソース電極 ９・・・ドレイン電極１１ 、、、
ＷＮ層 １２−ＴａＮ層１３・・・Ａｕ層
Claims (3)
- （１）III−Ｖ族半導体基体の主面に、高融点金属のナ
イトライドからなる第１導電体層を形成し、ついで熱処
理を施したのち、少くとも最上層が良導電性金属でなる
第２導電体層を上記第１導電体層に積層して電極に形成
することを特徴とする半導体装置の電極形成方法。 - （２）熱処理の温度が４００〜６００℃であることを特
徴とする特許請求の範囲第１項記載の半導体装置の電極
形成方法。 - （３）第１導電体層がタングステンナイトライドで、第
２導電体層が第１導電体層側からタンタルナイトライド
金（ＴａＮ・Ａｕ）もしくはタンタルナイトライドアル
ミニウム（ＴａＮ・Ａｌ）からなることを特徴とする特
許請求の範囲第１項記載の半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140740A JPS6120320A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140740A JPS6120320A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120320A true JPS6120320A (ja) | 1986-01-29 |
Family
ID=15275606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140740A Pending JPS6120320A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120320A (ja) |
-
1984
- 1984-07-09 JP JP59140740A patent/JPS6120320A/ja active Pending
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