JPS61204687A - ビデオ表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ラスター走査式ＣＲＴの画面上の連続する像
点の少くとも１つの可視特性がディジタル・ビデオ励振
波形の連続する画素の値によって定義され、かかる各画
素は１個または並行な複数のビデオ・ビットを含み、Ｃ
ＲＴの有限ビデオ増幅器上昇・下降時間によって導入さ
れる像のゆがみを少くとも部分的に補償するためにビデ
オ波形中の選択された画素の継続時間を延長するための
パルス延長回路を備えている型式の、ビデオ表示装置に
関するものである。この種の一つの装置は、ＩＢＭ　　
ＴＤＢ第２４巻第１１Ｂ号Ｐ、５７９４に記載されＩ　
８Ｍ８７７５端末装置に使用されており、もう一つは我
々の欧州特許出願明細書第０１０４２８９号に記載され
特許請求されている。

Ｂ、開示の概要 有限ビデオ増幅器上昇・下降時間によってディジタル制
御式ラスター走査ＣＲＴに導入される像のゆがみを補償
するため、ディジタル・ビデオ励振波形に選択的パルス
延長を加えて、光強度（輝度）値が相対的に低い画素の
直前の各画素の継続時間を延長する。これは、ビデオ・
データ・スト　□リーム中の各現画素ＰＥＬ（Ｎ）をそ
の直前の画素ＰＥＬ　（Ｎ−１）と比較検査して、直前
の画素から現画素への輝度増加を表すそれらの間の画素
境界遷移を検出することによって実現される。比較機構
出力の制御下でリタイミング手段（１７，１９，２１，
２２）が働いて、かかる画素境界遷移と残りの画素境界
遷移との間の予定量（ｄｔ）だけ、時間を前進させる。

実際には、検出された遷移の必要な時間前進量（ｄｔ）
に相当する小さな予定量だけ互いに位相が外れた、基本
画素クロックまたは名目画素クロックが２コピー生成さ
れる。画素クロック・コピー自体は、名目クロック・コ
ピーに対して２つのクロック・コピーの刻時遷移が名目
画素クロック・サイクルの大体中間にくるように、位相
が外れている。現画素の方が直前の画素よりも明るいこ
と比較機構が示すとき、リタイミング手段の一部分であ
るマルチプレクサ２１が、２つの画素クロック・コピー
の早い方のものから画素刻時遷移を選択するが、現画素
の方が直前の画素よりも明るくないことを比較機構が示
すときは、２つのコピーの遅い方のものから画素刻時遷
移を選択する。

（名目画素クロックの刻時遷移ではなく）得られたりタ
イムド画素クロックの各刻時遷移を使って、現画素の輝
度値でラッチがセットされる。（名目クロックに対して
半画素サイクルだけシフトされた）各リタイムド画素ク
ロック・サイクルに起こる。変化する出力レベルが、ビ
デオ増幅器に供給される必要なパルス延長ビデオ励振波
形である。

多重レベル輝度システムへの拡張についても記述されて
いる。

Ｇ、従来技術 高解像度ラスター走査式ＣＲＴ表示装置のビデオ・チャ
ンネルは、ちらつきを避けるには非常に速いデータ速度
で作動しなければならない１例えば、像点１２０万個、
再生周期６０Ｈｚの非インターレース・ラスター付きデ
ータ表示装置では、毎秒約１億画素のピーク・データ速
度が必要である。

これは１０ナノ秒の画素周期に相当する。電子ビームの
完全変調には、モノクロ管で約３５ボルト、カラーで６
０ボルトまでの陰極励振電圧が必要である。画素周期に
比べて短い時間内にこれらの電圧遷移を生成するビデオ
増幅器を設計することは非常に難しい。増幅器が単純な
２進波形ではなくてアナログ信号を扱わなければならな
い場合には、特にそうである。この場合、カラー表示装
置では７ナノ秒の１０〜９０％の上昇・下降時間が現在
の技術の状態であると考えられる。このような増幅器は
、理想的な方形で比べて非常にゆがんだビデオ・パルス
を生成する。ユーザにとって、この効果は、垂直ストロ
ークで特に目立ち、像点の幅が１しかない場合にコント
ラストが大幅に減る。

モノクロ暗色地明色表示装置（以下では便宜上黒地白色
と呼ぶ）では、ビーム電流が励振電圧のガンマ乗（ただ
しガンマは通常は２．２）に比例するため、この問題が
最もシビアである。すなわち、単一像点のコントラスト
がピーク白色の電圧付近で測定された励振パルス幅と効
果的に関係づけられるが、これは引用図では白色パルス
について僅か数ミリ秒である。

黒地白色表示装置で使用され玉揚のＩＢＭ　　ＴＤＢに
記載されている、この問題に対する既知の一つの解決方
法は、ビデオ波形をその遅延バージョンと論理ＯＲする
ことによって、陽（白色）画素の後端を延長することで
ある。明らかにこの方法では、陰画前を短縮することに
よって陽画前を長くするので、黒地白色・白色黒色混合
情報を含む表示装置には適していない。表示画面中の特
定領域の情報がすべて同じ極性を持つことがシステムに
よって知られているという限られた場合には。

この問題が克服できる。この場合、情報極性を示す信号
を供給される２個の排他的ＯＲゲートによって、基本パ
ルス延長回路の前後で、ビデオ信号を反転することがで
きる。

高密度混合極性表示装置に対処するには、各画面領域の
表示の極性に関する知識がなければならない。極性がわ
かっている場合でも、高密度表示装置は、ラスター走査
方向に分離された主情報と極性が逆の像点を多数含み、
かかる像点は必然的に直前の画素の後端の自動的遅延に
よって幅が縮まるはずである。また、この方法は、１画
素当り数ビットを使う表示装置には拡張できない。

これらの欠点を克服する上記の種類の改良された表示装
置が、上記の欧州特許出願明細書に記載されている。こ
こでは、パルス延長回路が各画素を少くともその両側の
２個の画素と比較検査して画素の値の予定関係を検出す
るための解読手段と、こうして検出された関係にもとづ
いて異なる値をもつ連続した画素間の遷移を選択的に前
進または遅延させるためのりタイミング手段を含んでい
る。

このシステムがＴＤＢ論文に記載されたシステムにまさ
る利点は１画素が隣接する画素との関係だけに応じて延
長のため選択され、したがって隣接する画素と色または
強度が大きく異なる孤立した画素が、少くとも名目幅を
維持したまま、できれば幅を拡大して同定できることで
ある。

Ｄ１発明が解決しようとする問題点 上記の欧州特許出願明細書に記載されたシステムは、高
密度または混合ビデオ・ピクチャについて大幅に改善さ
れた視覚的結果をもたらし、既存技術に比べて表示装置
の画面正面性能をかなり向上させるが、この性能向上の
代償として、追加回路のコストがかかる。すなわち、各
画素とその両隣りの２個の画素の関係だけを検査すると
いう簡単な場合でも、良好な回路構成は、５段シフト・
レジスタ、複数ビット比較機構、連関する出力論理を伴
う３段シフト・レジスタ、およびやはり連関する出力論
理を伴う３個の刻時ラッチを含んでいる。前に説明した
ように、このシステムはこの簡単なケースだけに限定さ
れていず、さらにコストをかけてより複雑な回路を提供
することにより。

カラーおよびモノクロの像のゆがみをより精巧に補償す
ることが可能である。

前述のように、像のゆがみの問題は黒地白色表示装置の
場合に最もシビアなことがわかっている。

すなわち、無地背景上の幅１画素の垂直な白い線は事実
上消えるが、白地背景上の幅１画素の垂直な黒い線はは
っきりと見える。

Ｅ１問題点を解決するための手段 ゆがみの理由を分析した結果、２レベル（黒白）高分解
能表示装置およびモノクロまたはカラーの多数の「グレ
イ」レベルを備えた画像表示装置に適用できるという点
で従来の方法に勝さっているだけでなく、比較的コスト
も低い、この問題に対する新しい解決方法を考案した、
この方法は、回路構成が節約される上に、従来の方法に
よるものよりも正確な補正を提供すると思われる。

Ｆ、実施例 次に、添付の図面の第４図、第２図、第３図を参照しな
がら、問題の分析を示す。第４図は、ＣＲＴ表示装置の
グリッド（またはカソード）電圧Ｖｄとビーム電流Ｉｂ
の関係を示したものである。

ビーム電流は、得られる画面の輝度と直線関係にある。

印加されるグリッド電圧Ｖｄとビーム電流Ｉｂの関係は
１次式で表される。

Ｉｂ　＝　Ｋ、Ｖｄガンマ、（ただし、Ｋとガンマは定
数） 第４図には、ガンマの値が１の場合の実線の曲線とガン
マの値が３の場合の破線の曲線の２つが示しである。実
際には１人間の目の反応の非直線性を補償するために、
ガンマ値が２．２のＣＲＴが理想的であると思われる。

ビデオ増幅器のブリッド電圧とビーム電流の関係を示し
た２つの曲線が第２図に示しである。これは、ＣＲＴグ
リッド電極に入力として印加されるビデオ信号２レベル
波形３の単一ビットの上昇端と下降端に対応するもので
ある。実際曲線４は増幅器の理論的レスポンスを表すも
のである。しかし、実際にはＣＲＴのガンマ値が３の場
合グリッド電圧とビーム電流の関係が非直線性であるた
め、光放射は破線曲線５で表されるものとなる公算が大
きい。したがって、入力パルスの上昇時間は実際上より
長くなり、下降時間は短くなることがわかる。その上、
ビデオ増幅器の有効パルスの振幅が、２レベル入力信号
波形３の大きさによって表される所期の完全な値に達す
ることはなく、また、画面↓こ表示される画素が完全な
輝度に達することもない。

第３図には１反対の画面状態をもたらす２レベル入力波
形の２つの部分が示しである。第１の波形部分６は、両
端に黒色ないし「オフ画素」のある単一の白色ないしｒ
オフ画素」を表示するためにビデオ増幅器に印加される
信号を表す。第２の波形部分７は、黒色ないしｒオフ画
素」が２つの白色ないし「オン画素」にはさまれた状態
を表示するために必要な信号を示す。第３図のこの２つ
の入力波形に重ねて、得られる有効ビデオ増幅器出力波
形がそれぞれ実線曲線８および９として示しである。実
際には、これらの波形がＣＲＴのビデオ・ガンを励振す
る。

このように、入力パルス波形の部分６が、黒色画素の間
にはさまれた単一の白色画素の表示を要求する場合では
、得られるビデオ出力パルス８は、先に第２図に関して
説明したように、ゆがんでいる。すなわち、その方がそ
れを励振する入力波形よりも継続時間が短く、その所期
の完全な値に達しない。したがって、得られる白色画素
は所期のものよりも狭く強度が低くなる。

入力パルス波形７が、白色画素の間にはさまれた単一の
黒色画素の表示を要求する場合では、ビデオ増幅器によ
る入力パルスの上昇端と下降端に対するレスポンスは全
く同じであるが、入力パルス状態が逆であるために異な
る効果を生じる。図に示されているように、ビデオ出力
パルスは入力パルスの後端に対応してかなり急速に下降
するが、その後の上昇端に対するレスポンスは比較的遅
い。

この効果により、ビデオ出力は入力パルスが要求するよ
りも長時間、ダウン・レベルになる。したがって、得ら
れる黒色画素の幅が必要よりも広くなる。この黒色画素
の幅の拡大は、ＣＲＴ画面を見ている人にとって、白色
画素の幅と強度の減少はどは目立たない。

複数のプレイ・レベルの波形では、放射光の量に対する
非直線性の効果はかなり大きい。明度の差は、比較的暗
いグレイ・シェードでは圧縮され、比較的明るいプレイ
・シェードでは拡大される。

したがって、白色端部だけでなく、暗いグレイ・シェー
ドから明るいプレイ・シェードへのすべての遷移で遅延
効果を緩和することが極めて望ましい。黒色端部または
明るいグレー・シェードから暗いグレー・シェードへの
遷移に対する補正は必要がない。

以上の問題分析から、ビデオ増幅器出力の下降時間に対
するガンマの影響は、得られる波形がビデオ増幅器の主
出力よりも理想的方形エツジに似ている点で有利なこと
がわかった。その結果、ＣＲＴビーム電流が、したがっ
てＣＲＴの輝度がより速く減少する。一方、遅くなった
上昇時間の影響はシビアである。ガンマが３．５でビデ
オ増幅器のパルス上昇時間が２ナノ秒という典型的な場
合の追加遅延は約１．５ナノ秒であり、画面上で暗から
明への遷移を表すビデオ信号の全ステップで同じである
。

したがって、この問題の解決方法は、入力画素波形の上
昇端のみを予定量だけ相対的に前進させて、当該の特定
装置で起こる信号遅延を補償することである。一般にか
かる上昇端は、暗い画素の後に明るい画素がくる場合に
起こり、特殊ケースとして黒色画素の後に白色画素がく
る場合がある。

すなわち、第３図で入力波形６の正の部分の上昇前端は
、破線６′として時間的に前進させて示されており、入
力波形７の負の部分の上昇後端は、破線７′として前進
させて示されている。得られる補正済みのビデオ増幅器
出力波形８および９は、それぞれ曲線８′および９′と
して破線で示しである。この入力波形の上昇端の時間シ
フトの結果、各ケースで元の未補正入力波形より忠実な
増幅器出力波形が得られる。

明らかに、入力波形の後端を遅延させることによっても
同じ効果が得られる。重要な要件は、波形６で表される
ような、黒色背景上の白色画素を表す正の波形部分が時
間的に長くなり、波形７で表されるような白色背景上の
黒色画素を表す負の部分が時間的に短縮されることであ
る。

本発明が完全に理解できるように１次の添付の図面の第
１図、第５図、第６図を参照しながら、その良好な実施
例について説明する。

説明を簡単にするため、第１図に示した実施例は、モノ
クロ２レベルすなわち黒地白色表示装置での実施例であ
る。しかし、前述のように、また第６図の拡張回路から
明らかなように、本発明はグレイまたはカラーの多数の
輝度を表示できるモノクロまたはカラー表示装置にも同
様に適用できる。

ディジタル・ビデオ波形を使ってラスター走査式ＣＲＴ
を励振する方法は、コンピュータ・グラフィックス技術
で周知であり、このテーマに関する沢山の教科書に出て
おり、また前記のＩ　８Ｍ８７７５端末装置など市販の
製品にも見られる。したがって、表示装置のこの態様の
細部を示す必要はないと思われるので１本発明の対象で
あるパルス延長回路に焦点を絞ることにする。

したがって、第４図に示すように、ＣＲＴ表示用データ
の各ｎ−ビット線は、通常はシステム表示バッファ（図
示せず）からステージ８１〜Ｓｎを含むｎ−ビット・シ
フト・レジスタ１０に並列にロードされる。この説明で
は、ロード操作の結果、シフト・レジスタ１０のレジス
タＳ１、Ｓ２・・・のうちＣＲＴ走査線上に表示する最
初の８画素を含む、左側の８ステージが２進値Ｏ１１、
Ｏｌｏ、１．１、Ｏｌｌを含むものと仮定する。

第５図に波形（ａ）として示した画素データのこの部分
は、２つの黒色画素（２進０）の間に１つの白色画素（
２進１）を含み、２つの白色画素の間に１つの黒色画素
を含む。

シフト・レジスタの内容は図に示すように、端末装置１
１に印加される画素クロック波形の予定遷移によって、
一度に１ステージずつ右から左に増分刻時される。この
実施例では、刻時は画素クロラダ波形の上昇端に対応す
る。画素クロック波形は、第５図に波形（ｂ）として示
しである。通常は、画面に表示すべき画素を表す２進値
がレジスタ１０の一番左側のステージＳ１から各画素ク
ロック・サイクルに抽出される。次に、得られた波形（
ａ）のような画素２進波形を使ってビデオ増幅器が励振
され、画面上に表示を行う。

しかし、本発明によれば、像の歪みを補償するため、暗
い画素の後に明るい画素がくるとき、この特定の実施例
では黒色画素の次に白色画素がくるときに生じる２進波
形の上昇端を時間的に相対的に前進させることによって
、ビデオ波形が修正される。簡単に言えば、これは画素
クロックの遅延バージョンを使って、黒色から白色（ま
たは暗色から明色）への遷移が起こるとき以外は画素波
形をビデオ増幅器にゲートするだけで実現される。

黒色から白色への遷移が起こった場合は、その遷移の直
後の画素値は非遅延画素クロックによって刻時される。

隣接する強度の異なる画素の間で起こる遷移は、その２
進値を比較することで検出される。これはシフト・レジ
スタ１０のステージＳ１からの出力に接続された追加ス
テージＳＯによって実施される。ステージＳＯは、レジ
スタと同じ画素クロックで刻時され、したがってステー
ジＳｌ中で刻時される各画素値は、１クロック周期遅れ
て追加ステージＳｌ中に含まれる。つまり、ステージＳ
１がＰＥＬ（Ｎ）を含むとき、追加ステージＳＯはＰＥ
Ｌ　（Ｎ−１）を含んでいる。

ステージＳ１およびＳＯからの出力線１２および１３は
、比較機構１４への入力として接続されている。この比
較機構は、それに含まれる隣接する２つの画素の２進値
を連続的に比較する。比較機構１４からの線１５上の出
力は、ＰＥＬ（Ｎ）＞ＰＥＬ　（Ｎ−１）のときアップ
・レベルとなる。

つまり、線１５上に上昇出力があると、現画素すなわち
ステージＳｌ中のＰＥＬ（Ｎ）が先行画素、すなわちス
テージＳｌ中のＰＥＬ（Ｎ−１）よりも明るい（この例
では黒色画素の次に白色画素がくる）ことを示す。した
がって、先に説明したようにこの輝度増加を表す画素波
形の上昇端を時間的に相対的に前進させる必要がある。

波形（ａ）の入力画素データを検査すると、黒色画素の
次に白色画素がくる場合が３例あることがわかる。比較
機構出力は、各強度増加の検出に続く画素クロック・サ
イクルの継続の結果として（小さな回路遅延は無視する
）高レベルである。

波形（ａ）の画素データに対応する比較機構の出力を波
形（ｃ）として示しである。正常クロック・サイクルま
たは遅延クロック・サイクルからのクロック・パルスま
たは遷移の選択は、ｌｌＡ１５上の比較機構出力波形（
ｃ）の制御下でマルチプレクサ１６によって行われる。

比較機構１４による画素値の比較は連続操作なので、線
１５上の出力信号は暗い画素から明るい画素への遷移の
発生後のほぼ１クロツク・サイクルの間良好な状態を保
つ。

この期間中にリタイムト・クロック・パルスまたはクロ
ック遷移が生成され、最終的にはそれを使って当該の画
素値がビデオ増幅器にゲートされる。

画素クロック・サイクルの途中で刻時遷移が発生したク
ロック波形のコピーが、画素クロック波形を端末装置１
１から適当な位相シフト回路１７中を通過させることに
よって実現される。この実施例では、画素クロック波形
は対称なので、簡単な反転によって１／２画素サイクル
の位相シフトが極めて容易に実現される。１／２画素ク
ロック・サイクルだけ位相シフトされた画素クロック波
形のコピーが第５図に波形（ｄ）として示してあり、こ
れを（ＰＥＬＣＬ）と名付ける。この元の画素クロック
の位相シフトされたコピーが線１８を経てマルチプレク
サ１６に１人力として印加される。さらに、１７２画素
だけ位相シフトされたクロック波形がそれ自体別個に遅
延回路１９中を通過し、予定遅延（ｄｔ）に等しい小さ
な追加位相シフトを与える。追加遅延された位相シフト
・クロック波形が、第５図に波形（ｅ）として示してお
り、これを（ＤＥＬＡＹＥＯＰＥＬ　　ＣＬ）と名付け
る。このクロック波形の遅延コピーが、線２０を経てマ
ルチプレクサ１６に第２人力として印加される。比較回
路からの出力が高レベルのとき、シフトされた画素クロ
ックの非遅延コピー（ＰＥＬ　　ＣＬ）からのクロック
遷移がマルチプレクサの出力端子にゲートされ、出力が
低レベルのときは、シフトされた画素クロックの追加遅
延コピーからのクロック遷移が、マルチプレクサの出力
端子にゲートされるような配置になっている。

リタイムド遷移ないし補正済み遷移マルチプレクサの出
力端子から線２１上に現われる、得られた画素クロック
波形が、第５図に波形（ｆ）として示しである。このこ
とから、波形中の３つのクロック遷移が波形（ｄ）の１
／２画素だけ位相シフトされたクロック中の対応する遷
移と一致し、波形中の残りのクロック遷移は、波形（ｅ
）のこのクロックの遅延バージョン中の対応する遷移と
一致することがわかる。

リタイムド・クロックの刻時遷移が（ｇＡ画素とその先
行画素の相対値の結果として早から遅かれ）発生すると
き、調整中の現画素は依然としてシフト・レジスタ・ス
テージＳｌ中での間合せに使用できるので、１／２画素
サイクルの位相シフトの結果、現在元の画素クロック・
サイクルのほぼ中央で発生する連関する刻時遷移を用い
て、その値を抽出することができる。したがって、線１
２上で使用できるシフト・レジスタ１０の現ステージＳ
１からの出力が、ラッチ２２のデータ入力端子に連続的
に供給される。線２１上のりタイムド出力画素クロック
波形が、ラッチ２２のクロック入力端子に印加される。

ラッチのデータ入力端子に連続的に供給された画素値は
、マルチプレクサ１６からのクロック波形のりタイムド
・クロック遷移のタンミング制御下でその出力線２３に
ゲートされる。３つの黒色から白色への遷移が残りの波
形遷移に比べて小さな予定時間間隔（ｄｔ）だけ前進さ
れた、得られた選択的に延長された画素データ波形が、
第５図に波形（ｇ）として示しである。

本発明にもとづく回路構成をグレイまたはカラーの複数
輝度レベルを表示するシステム用に拡張することは、主
として第４図の構成要素を必要なだけ重複させることに
よって実現されるが、次にそれについて第６図を参照し
ながら説明する。すなわち、各画素の強度値が３ビツト
の２進数で表される、プレイ・レベルが８レベルのシス
テムの場合、３ビツトの画素値を刻時するためにそれぞ
れ第１図のシフト・レジスタ１０と同一の３個のシフト
・レジスタ１ｏ、１．１０．２．１ｏ、３、およびそれ
ぞれシフト・レジスタの出力端子３１゜１、Ｓｌ、２．
Ｓｌ、３に接続された３個の追加スデータ５Ｏ０１，５
Ｏ０２，５Ｏ０３が設けられている。比較回路は拡張さ
れて、簡単な２レベル比較機構ではなく、各画素周期で
２つの３ビツト値を比較して、現画素の強度値が先行画
素を越える毎にアップ・レベルの出力信号を提供する働
きをするようになる。この比較機構からの２進出力信号
を使って、マルチプレクサ・ゲート回路１６によって正
常な１／２画素サイクルだけ位相シフトされたクロック
からの刻時遷移または追加遅延クロックからの刻時遷移
が選択される。次にこれを使って、現画素強度を表すピ
ッチ値を３個のシフト・レジスタの当該の３つのステー
ジからそれと連関する３個のラッチ２２．１．２２．２
．２２゜３を経てゲートし、ビデオ増幅器を励振する。

２つの複数ビット２進値を比較するのに適した比較機構
が、第６図のブロック１４の破線枠中に示しである。説
明のために選んだこの例では、２つの３ビット数ＡＯ１
ＢＯ，ＣＯとＡ１、Ｂ１、Ｃ１を比較する。ただし、Ａ
ＯとＡ１が最上位ビットである。これ例ではさらに、値
ＡＯ，ＢＯ。

ＣＯが画素データ・ストリームの先行画素の強度を表し
、現在３つの追加ステージ５Ｏ０１、Ｓｏ。

２、Ｓｏ、３に保持されており、値’Ａ１．Ｂ１、Ｃ１
はデータ・ストリームの現画素の強度を表し、現在３個
の並列シフト・レジスタ１０．１．１０゜２．１０．３
の３つのステージＳ１．１、Ｓｌ、２．８１．３に保持
されているものと仮定する。

２つの数中の対応する各ビット値が、比較機構への入力
として、線１２．１．１２．２．１２．３および１３．
１．１３．２．１３．３を経て３個のＡＮＤゲート（２
４，２５，２６）および２個のＯＲゲート（２７，２８
）に同時に印加される。

わかりやすくするため、接続線のシフト・レジスタ・出
力ステージからゲート入力端までの部分は省略しである
。ステージＳ０．１．５Ｏ０２、ｓｏ。

３中の先行画素を表すビット値を受は取るゲートへの入
力は、すべてこの回路図に小円で示すように反転入力で
ある。、二のゲート配置では、ＡＮＤゲートの出力端子
に現われる信号がアップ・レベルであると、現画素ＰＥ
Ｌ（Ｎ）からのビット値が先行画素ＰＥＬ（Ｎ−１）か
らの対応するビット値よりも大きいことを示す。他のす
べての入力条件は、ダウン・レベルの出力を与える。す
なわち、ＡＮＤゲート２４からの信号がアップ・レベル
であれば、ビット条件Ａｌ＞ＡＯを示し、ＡＮＤゲート
２５からの信号がアップ・レベルであればビット条件Ｂ
ｌ＞ＢＯを示し、ＡＮＤゲート２６からの信号がアップ
・レベルであれば、ビット条件Ｃ１＞Ｃｏを表す。明ら
かなように、ＯＲゲートからの信号レベル出力は、それ
に連関するＡＮ、Ｄゲートの出力の反転である。すなわ
ち、ＯＲゲート（２７または２８）からの出力がないの
は、現画素が先行画素よりも明るい、つまりＰＥＬ（Ｎ
）＞ＰＥＬ　（Ｎ−１）の場合だけである。上位ビット
の比較でＰＥＬ（Ｎ）がＰＥＬ（Ｎ−１）よりも明るい
と示された場合、連関するＯＲゲート（２７または２８
）からの出力を使って、さらに下位ビットの比較を行う
ことが禁止される。

２つの最上位ビットの比較の結果を表すＯＲゲート２７
からの出力が、別のＡＮＤゲート２９に１人力として印
加される。このＡＮＤゲート２９は、上位から２番目の
ビットＢＯと８１を比較するＡＮＤゲート２５から第２
の入力を受は取る。

ＯＲゲート２７からの出力はさらに３人力ＡＮ’Ｄゲー
ト３０に入力として印加される。このＡＮＤゲート３０
は、その第２および第３人力として。

上位から２番目の２つのビットＢＯと８１の比較の結果
を表すＯＲゲート２８からの出力と、２つの最下位ビッ
トＣＯと０１の比較の結果を表すＡＮＤゲート２６から
の出力を受は取る。３つのＡＮＤゲート２４．２９．３
０からの出力が、３人力ＯＲゲート３１に入力として印
加される。ＡＮＤゲート２４からＯＲゲート３１を経て
、またはＡＮＤゲート２５からＡＮＤゲート２９を経て
、またはＯＲゲート２８からＡＮＤゲート３０を経てア
ップ・レベル信号が出ると、ＰＥＬ　（Ｎ））ＰＥＬ　
（Ｎ−１）の条件がシークされたことを示す。

要するに、ビットＡｌ＞ビットＢ１であれば、アップ・
レベルの信号がＡＮＤゲート２４と○Ｒゲート３１を経
て出力線１５上をマルチプレクサ１６にゲートされる。

同時に、ＯＲゲート２７からのダウン・レベル出力が、
ＡＮＤゲート２９と３０を経てゲートされる下位ビット
の比較結果を禁止する。ビットＡｌ＜ビットＡＯの場合
、ＯＲゲート２７の出力はアップ・レベルであり、ＡＮ
Ｄゲート２９の１つの入力端子を能動化にする。

ビットＢｌ＞ビットＢＯの場合、ＡＮＤゲート２５から
のアップ・レベル出力が動作可能になったＡＮＤゲート
２９とＯＲゲート３１を経て出力線１５にゲートされる
。ビットＡｌ＜ビットＡＯでビットＢｌ＜ビットＢＯの
場合、ＯＲゲート２７の出力とＯＲゲート２８の出力が
共にアップ・レベルであり、ＡＮＤゲート３０の２つの
入力端子を能動化する。ビットＣ１＞ビットＣＯの場合
、ＡＮＤゲート２６からのアップ・レベル出力が能動化
になったＡＮＤゲート３０とＯＲゲート３１を経て出力
線１５にゲートされる。第６図に破線で示した別の論理
ステージを追加することにより、容易にこの比較機構を
３ビツトを越える画素値を比較するように拡張できるこ
とがわかる。最後に、各種経路による回路中の信号伝送
時間を等しくするために、ＡＮＤゲート２４の出力端子
とＯＲゲート３１の入力端子の間に追加論理ステージ３
２が設けられている。

前述のように、この実施例の画素波形は形が対称であり
、単に反転によって半画素周期の位相シフトが実現され
る。明らかなように、非対称な波形では異なる位相シフ
ト手段が必要なはずである。

したがって、第６図に示すように、ブロック１７の破線
枠の中の１／２画素周期位相シフトを実現するための回
路は、単純なインバータ３３で表される。

この１／２画素周期だけ位相シフトされたクロックへの
小さな遅延（ｄｔ）の付与は、直列接続された一連の単
純な論理回路によって提供されるパルス伝送遅延によっ
てもたらされる。１つの遅延値（ｄｔ）ではなく、いく
つかの異なる値ｄｔｌ、ｄｔ２、・・・ｄｔｎを選択す
る手段を設けると好都合なことがわかっている。これら
の値は、この回路を使用する表示装置の動作特性に合わ
せてそれぞれ個別に選択できる。ブロック１９の破線枠
の中に示すように、遅延の値は、直列に接続されたＡＮ
Ｄゲート３４．１．３４．２．３４．３、・・・３４、
（Ｘ−１，）からの様々な点で信号をタップすることに
よって選択される。ゲートはすべて１人カゲートである
。ＡＮＤゲート３４．１．３４．２、・・・、３４．（
Ｘ−１）のそれぞれの入力およびＡＮＤゲート３４．（
Ｘ−１）の出力からのタップ接続が、それぞれ連関する
２人力ＡＮＤゲート３５゜１．３５．２、・・・、３５
．Ｘへの１人力として取り出される。各２人力ＡＮＤゲ
ートの第２人力は、アップ・レベル信号の印加によって
。

選択されたゲートに先行する回路の個別遅延の合計によ
って生成される連関する遅延値を選択する働きをする、
そのゲートの選択入力である。遅延選択ＡＮＤゲート３
５．１．３５．２、・・・、３５、Ｘからの出力はＸ入
力ＯＲゲート３６に入力として供給される。ＯＲゲート
３６からの出力は線２０であり、遅延位相シフト・クロ
ック（ＤＥＬＡＹＥＤ　　ＰＥＬ　　ＣＬ）をマルチプ
レクサ１６に１人力として供給する。

したがって、５ＥＬＥＣＴ　（ｄｔｌ）入力の付勢によ
ってゲート３５．１が選択されると、位相シフトされた
画素クロック波形（ＰＥＬ　　ＣＬ）が、最短時間だけ
、すなわち、２つの論理装置３５゜１と３６の伝送遅延
の和だけ遅延される。５ＥＬＥＣＴ　（ｄｔ２）入力の
付勢によってゲート３５゜２が選択されると、位相シフ
トされた画素クロック波形が３つの論理回路３４．１．
３５．２．３６の伝送遅延の和に等しい量だけ遅延され
る。ゲー）３５．３が選択されると、位相シフトされた
画素クロック波形が３つの論理装置伝送遅延の和だけ遅
延され、以下同様である。直列接続されたすべての入力
ＡＮＤゲート３４．１．３４゜２、・・・３４、（Ｘ−
１）選択ＡＮＤゲート３５．ｘ、ＯＲゲート３６の伝送
遅延の和に等しい最大遅延がもたらされるのは、ＡＮＤ
ゲート３５６ｘへの５ＥＬＥＣＴ　（ｄｔＸ）入力が付
勢されるときである。

第６図の破線枠１６中に示されているマルチプレクサは
、単に２個のＡＮＤゲート３７．３８から構成される。

名目クロック波形またはインバータ３３からの１／２画
素周期だけ位相シフトされたクロック波形が、ＡＮＤゲ
ート３７に１人力として印加され、遅延回路１９からの
遅延クロック波形がＡＮＤゲート３８に１人力として印
加される。線上の比較機構出力信号が、第２人力として
ＡＮＤゲート３７および３８に印加される。ただし、Ａ
　Ｎ　Ｄゲート３８の第２人力は第６図の回路に記号で
示しであるように反転入力である。２つのＡＮＤゲート
３７と３８の一方からの出力信号は、ＯＲゲート３９に
よって出力線２１にパスされる。すなわち検査するとわ
かるように、線１５上の出力はアップ・レベルであり、
インバータ３３からの名目１／２画素周期位相シフト・
クロックが、ＯＲゲート３９を経てゲートされる。線１
５上の出力がダウン・レベルのときは１選択された追加
量（ｄｔ　１〜ｄｔＸ）だけ遅延された同じクロック波
形がＯＲゲート３９を経て出力線２１にゲートされる。

リタイムド・クロック遷移を含む、ＯＲゲート３９から
の出力クロック波形が、並列な３個のラッチ２２．１．
２２．２．２２．３のクロック入力に印加される。これ
らのラッチは、それぞれ第４図に関して説明した２レベ
ルの実施例で必要とされる単一ラッチ２２に対応するも
のである。当該の３つのシフト・レジスタ・ステージＳ
１．１、Ｓｌ、２、Ｓｌ、３からの出力線１２．１．１
２．２．１２．３が、それぞれこれらのラッチのデータ
入力端子に印加される。わかりやすいように、接続線の
シフト・レジスタ出力端子からラッチ入力端子までの部
分は省略しである。したがって、この配置では、シフト
・レジスタの最終ステージＳｌ。

１、Ｓｌ、２、Ｓｌ、３中で各画素クロック・サイクル
に並列に現われる３ビツトの２進値が、３つのラッチを
経て出力線２３．１．２３．２．２３゜３にゲートされ
る。この３線出力母線上の信号レベルは、選択された遷
移が、上記に詳しく説明したビデオ増幅器の上昇時間の
ゆがみを補償するためにリタイミングされた表示装置で
表示するためのデータを表す。画素が４ビツト以上で表
される場合、図の破線枠で示される追加ラッチで例示さ
れるように、対応する数の出力ラッチが必要となる。

Ｇ０発明の効果 ＣＲＴビデオ表示装置における像のひずみを補償する、
比較的安価な補償回路が実現された。回路構成が簡単で
、従来のものより正確な補正機能を提供する。

【図面の簡単な説明】

第１図は、本発明にもとづくパルス延長回路の計画図を
示す。 第２図は、ビデオ増幅器のグリッド電圧ビーム電流の関
係を示したものであり、波形３はＣＲＴグリッド電極に
印加される入力、実線４は増幅器の理論的レスポンス、
破線５はガンマ値が３の場合の光放射を示す。 第３図は、画面上で反対の状態をもたらす２レベル入力
波形の２つの部分を示したものである。 第４図は、ＣＲＴ表示装置のグリッド（またはカソード
）電圧Ｖｄとビーム電流の関係を示したものであり、実
線はガンマ値が１の場合、破線はガンマ値が３の場合を
示す。 第５図は、第１図の回路の動作方式を例示するための波
形を示す。 第６図は、複数強度ＣＲＴ表示装置で使えるように、第
１図の回路を回路ブロックの追加により拡張した計画図
である。 １・・・・ガンマ値が１の場合のビーム電流、２・・・
・ガンマ値が３の場合のビーム電流、３・・・・ビデオ
信号２レベル波形、４・・・・増幅器の理論的レスポン
ス、５・・・・ガンマ値が３の場合の光放射、６・・・
・黒色画素にはさまれた白色画素の入力波形。 ６′・・・・上昇前端を時間的に前進させた入力波形。 ７・・・・白色画素にはさまれた黒色画素の入力波形、
７′上昇後端を時間的に前進された入力波形、８・・・
・ビデオ出力波形、８′・・・・補正後の出力波形。 ９・・・・ビデオ出力波形、９′・・・・補正後の出力
波形、１０・・・・シフト・レジスタ、１１・・・・端
末装置、１２・・・・出力線、１３・・・・出力線、１
４・・・・比較機構、１５・・・・比較機構出力線、１
６・・・・マルチプレクサ、１７・・・・位相シフト回
路、１８・・・・位相シフト回路出力線、１９・・・・
遅延回路、２０・・・・遅延回路出力線、２１・・・・
マルチプレクサ出力線、２２・・・・ラッチ、２３・・
・・ラッチ出力線、２４．２５．２６・・・・ＡＮＤゲ
ート、２７．２８・・・・ＯＲゲート、２９・・・・Ａ
ＮＤゲート、３０・・・・３人力ＡＮＤゲート、３１・
・・・ＯＲゲート、３２・・・・追加論理ステージ、３
３・・・・インバータ、３４．３５・・・・ＡＮＤゲー
ト、３６・・・・ＯＲゲート３７．３８・・・・ＡＮＤ
ゲート、３９・・・・ＯＲゲート。 出願人　　インターナショナル・・ビジネス・マシーン
ズ・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名） 冶　□ ヒーム電二九グラフ 凛乙図 ｄ−４− ビームｔ′、九ｊ″７ノ 第４図 ２レベ゛１し入力表形 第３図 手続補正書Ｃ訂 昭和６１年１　月コ？日 特許庁長官　宇　賀　道　部　殿 １、事件の表示 昭和６０年　特許願　第２７１７３７号２、発明の名称 ビデオ表示装置 ３、補正をする者 事件との関係　　特許出願人 ４、代理人 ６、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図　面 ７、補正の内容 （１）発明の詳細な説明の欄の記載を次の正誤表に補正
する。

Claims (1)

1. 【特許請求の範囲】 ラスター走査式ＣＲＴの画面上の連続する像点の輝度が
   、ディジタル・ビデオ駆動信号からの連続する画素の値
   によつて定義され、これら画素は１個または並列な複数
   のビデオ・ビットを含み、ＣＲＴの有限ビデオ増幅器上
   昇・下降時間によつてもたらされる像の歪を補償するた
   めにビデオ波形中の選択された画素の継続時間を延長す
   るためのパルス延長回路を備えている型式のビデオ表示
   装置において、 上記パルス延長回路が、各画素をその直前の画素と比較
   検査して直前の画素から現画素への輝度値の増加を示し
   ている遷移を検出する比較機構と、およびビデオ駆動信
   号において上記遷移を他の遷移に対して予定の時間間隔
   だけ前進させるリタイミング手段を含むことを特徴とす
   るビデオ表示装置。