JPS61206061A - ストア制御方法 - Google Patents
ストア制御方法Info
- Publication number
- JPS61206061A JPS61206061A JP60046205A JP4620585A JPS61206061A JP S61206061 A JPS61206061 A JP S61206061A JP 60046205 A JP60046205 A JP 60046205A JP 4620585 A JP4620585 A JP 4620585A JP S61206061 A JPS61206061 A JP S61206061A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- register
- buffer
- write
- Prior art date
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- Granted
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- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリからメモリへデータを移動するＭＯＶＥ命令の処
理に際し、メモリからの読出しデータを一時的に保持す
るデータ保持手段を設け、該保持手段内のデータを最後
に読出したデータと共にバッファメモリへ同時に書込む
ことにより高速化を図る。
理に際し、メモリからの読出しデータを一時的に保持す
るデータ保持手段を設け、該保持手段内のデータを最後
に読出したデータと共にバッファメモリへ同時に書込む
ことにより高速化を図る。
本発明は、メモリの一領域からメモリの他の領域へデー
タを移動するＭＯＶＥ命令の処理を高速化するストア制
御方式に関する。
タを移動するＭＯＶＥ命令の処理を高速化するストア制
御方式に関する。
メモリの一領域からメモリの他の領域へデータをＭＯＶ
Ｅする命令の使用頻度はかなり高いために、ＭＯＶＥ系
の命令の処理速度がデータ処理装置全体の性能を左右す
る。Ｍ ＯＶ Ｆ、系の命令の処理は、メモリからデー
タを読出し、それをレジスタに貯め込むデータフェッチ
と、そのレジスタの内容をメモリへ書込むデータストア
から成る。
Ｅする命令の使用頻度はかなり高いために、ＭＯＶＥ系
の命令の処理速度がデータ処理装置全体の性能を左右す
る。Ｍ ＯＶ Ｆ、系の命令の処理は、メモリからデー
タを読出し、それをレジスタに貯め込むデータフェッチ
と、そのレジスタの内容をメモリへ書込むデータストア
から成る。
パイプライン制御を採用するデータ処理装置を例にとれ
ば、従来方式ではメモリから読出したデータをＣＰＵの
内部レジスタに書込み、そのままそのレジスタの内容を
メモリへ書込んでいる。従って、データ長がハス幅より
長い場合には、データの読出しくフェッチ）とデータの
書込み（ストア）動作を繰返す必要がある。ここでメモ
リへの書込みとは、スワップ（ＳＷＡＰ）方式の場合に
はバッファメモリのライトレジスタへの書込みを示して
おり、またストアスルー（ＳＴＯＲＥ ＴＨＲＯＵＧ
Ｈ）方式ではバッファメモリのライトレジスタへの書込
みと、メモリ制御回路へ送るためのストアバッファレジ
スタへの書込みとを示している。
ば、従来方式ではメモリから読出したデータをＣＰＵの
内部レジスタに書込み、そのままそのレジスタの内容を
メモリへ書込んでいる。従って、データ長がハス幅より
長い場合には、データの読出しくフェッチ）とデータの
書込み（ストア）動作を繰返す必要がある。ここでメモ
リへの書込みとは、スワップ（ＳＷＡＰ）方式の場合に
はバッファメモリのライトレジスタへの書込みを示して
おり、またストアスルー（ＳＴＯＲＥ ＴＨＲＯＵＧ
Ｈ）方式ではバッファメモリのライトレジスタへの書込
みと、メモリ制御回路へ送るためのストアバッファレジ
スタへの書込みとを示している。
第４図に示すようにストアスル一方式を例に説明すれば
、バッファメモリＢＳからの読出しのバス幅を８バイト
（全てのバス幅についても同様）とすると、１６バイト
のデータをＭＯＶＥ処理する場合、従来方式では第３図
に示すように第１フロー目■で最初の８バイトのデータ
がバ・ノファメモリＢＳから読出されてオペランドワー
ドレジスタＯＷＲにセントされ、さらに結果のレジスタ
ＲＲに移される。このとき演算回路ＡＬＵはスルー状態
である。そして第２フロー目■でレジスタＲＲの内容が
ストアデータレジスタ５ＴＤＲにセットされ、次のタイ
ミングでストアバッファレジスタ５ＴＤＢ Ｏとバッフ
ァメモリＢＳのライトレジスタＢＳＷＲＯに書込まれ、
そこからメモリ制御回路ＭＣへ送出されると同時にバッ
ファメモリＢＳへの書込みが行なわれる。残りの８バイ
トは第１フローと第２フローの繰返しである第３フロー
■と第４フロー■で同様処理される。但し、この場合は
ストアデータバッファとバッファメモリライトレジスタ
は５ＴＤＢ １とＢＳＷＲＩの組が使用される。
、バッファメモリＢＳからの読出しのバス幅を８バイト
（全てのバス幅についても同様）とすると、１６バイト
のデータをＭＯＶＥ処理する場合、従来方式では第３図
に示すように第１フロー目■で最初の８バイトのデータ
がバ・ノファメモリＢＳから読出されてオペランドワー
ドレジスタＯＷＲにセントされ、さらに結果のレジスタ
ＲＲに移される。このとき演算回路ＡＬＵはスルー状態
である。そして第２フロー目■でレジスタＲＲの内容が
ストアデータレジスタ５ＴＤＲにセットされ、次のタイ
ミングでストアバッファレジスタ５ＴＤＢ Ｏとバッフ
ァメモリＢＳのライトレジスタＢＳＷＲＯに書込まれ、
そこからメモリ制御回路ＭＣへ送出されると同時にバッ
ファメモリＢＳへの書込みが行なわれる。残りの８バイ
トは第１フローと第２フローの繰返しである第３フロー
■と第４フロー■で同様処理される。但し、この場合は
ストアデータバッファとバッファメモリライトレジスタ
は５ＴＤＢ １とＢＳＷＲＩの組が使用される。
バッファメモリＢＳは所謂キャッシュメモリであって、
メモリＭＳからデータを読出したとき（これは６４バイ
ト単位で行なわれる）そのデータを格納され、その後の
フェッチ要求で、要求データがバッファメモリＢＳにあ
れば該データをＢＳより供給する（ＭＳも同時にアクセ
スしているがＢＳデータの方が早く出るので）。ＭＯＶ
Ｅ命令ではＢＳ、ＭＳ共にデータ移動を行なう。そこで
こ＼では単にメモリというとＭＳとＢＳの両方を指すこ
とがある。
メモリＭＳからデータを読出したとき（これは６４バイ
ト単位で行なわれる）そのデータを格納され、その後の
フェッチ要求で、要求データがバッファメモリＢＳにあ
れば該データをＢＳより供給する（ＭＳも同時にアクセ
スしているがＢＳデータの方が早く出るので）。ＭＯＶ
Ｅ命令ではＢＳ、ＭＳ共にデータ移動を行なう。そこで
こ＼では単にメモリというとＭＳとＢＳの両方を指すこ
とがある。
尚、第３図の各フロー■〜■の各サイクルＰ。
Ｂｌ、Ｂ２．・・・・・・は次の意味を持っている。即
ちＰは優先度を判断するプライオリティ・サイクル、Ｂ
ｌ、Ｂ２はタグ読出しサイクル、ＲはＢＳからレジスタ
ＯＷＲへデータを読出すリードサイクル、Ｒ／Ｐはスト
ア時のプライオリティサイクル、Ｓ ＋ ＋Ｓ２はＢＳ
、ＭＳへのストアサイクルである。
ちＰは優先度を判断するプライオリティ・サイクル、Ｂ
ｌ、Ｂ２はタグ読出しサイクル、ＲはＢＳからレジスタ
ＯＷＲへデータを読出すリードサイクル、Ｒ／Ｐはスト
ア時のプライオリティサイクル、Ｓ ＋ ＋Ｓ２はＢＳ
、ＭＳへのストアサイクルである。
上述した従来のストア制御方式によると、ＭＯＶＥ命令
の処理に際し、フェッチとストアを交互に（フェッチ１
回に対しストアを１回）実行する。
の処理に際し、フェッチとストアを交互に（フェッチ１
回に対しストアを１回）実行する。
従って、データブロックの長さが上述した例のように１
６バイトであれば２回のフェッチと２回のストアを要す
る。データブロックが更に長くなり、例えば６４バイト
になれば８回のフェッチに対し８回のストアを要するの
でＭＯＶＥ命令の処理時間が長くなる。更に次のような
問題もある。即ち各フローの最初にＰサイクルがあり、
これで優先権を得て次のタグリード（’ＢＳにデータが
ある否かのチェック）に移るが、ストアのフローでは更
に中間にＲ／Ｐサイクルがあり、こ＼でストアのため優
先権チェックを行なう。このように中間にプライオリテ
ィサイクルがあると、これが最初のＰサイクルにかち合
うケースが生じ、本例ではこれは０番のフェッチフロー
（図示しないが■ストアの次）の最初のＰが２番目のス
トアフローのＲ／Ｐサイクルとかち合う。■のＲ／Ｐは
ＢＳをライトしてよいか、であり、■のＰはＢＳをリー
ドしてよいかであり、ＢＳを同時にリード、ライトする
ことはできないから一方■は待たされ、次のサイクルで
■はやっと優先権が得られることになる。このようなか
ち合いが発生するので従来方式では所要時間が一層増大
する。
６バイトであれば２回のフェッチと２回のストアを要す
る。データブロックが更に長くなり、例えば６４バイト
になれば８回のフェッチに対し８回のストアを要するの
でＭＯＶＥ命令の処理時間が長くなる。更に次のような
問題もある。即ち各フローの最初にＰサイクルがあり、
これで優先権を得て次のタグリード（’ＢＳにデータが
ある否かのチェック）に移るが、ストアのフローでは更
に中間にＲ／Ｐサイクルがあり、こ＼でストアのため優
先権チェックを行なう。このように中間にプライオリテ
ィサイクルがあると、これが最初のＰサイクルにかち合
うケースが生じ、本例ではこれは０番のフェッチフロー
（図示しないが■ストアの次）の最初のＰが２番目のス
トアフローのＲ／Ｐサイクルとかち合う。■のＲ／Ｐは
ＢＳをライトしてよいか、であり、■のＰはＢＳをリー
ドしてよいかであり、ＢＳを同時にリード、ライトする
ことはできないから一方■は待たされ、次のサイクルで
■はやっと優先権が得られることになる。このようなか
ち合いが発生するので従来方式では所要時間が一層増大
する。
本発明はフェッチ回数に対するストア回数の比率を低下
させることでＭＯＶＥ命令処理の高速化を図ろうとする
ものである。
させることでＭＯＶＥ命令処理の高速化を図ろうとする
ものである。
本発明は、メモリ （ＭＳ）及びメモリ制御装置（ＭＣ
）を備え、また中央処理装置（ＣＰ Ｕ）側にバッファ
メモリ（Ｂ Ｓ）を備えたデータ処理装置の、メモリ
（バッファメモリを含む）上でのデータの移動命令を実
行する際のストア制御方式において、バッファメモリの
ライトレジスタ（ＢＳＷＲＯ，ＢＳＷＲＩ）への書込み
バスの一部にデータ保持手段（ＢＳＷＲＢ）を設け、ま
た該書込みバスとデータ保持手段との選択回路（ＳＥＬ
Ｉ）を設け、メモリからデータを読出した時に該読出し
データを前記データ保持手段に一時保持する一方、メモ
リからのデータの読出しを続けて行い、バッファメモリ
への書込み時に、データ保持手段に保持したデータと最
後に読出したデータとを同時に、後者のデータはデータ
保持手段を通さず直接ライトレジスタへ書込むことを特
徴とするものである。
）を備え、また中央処理装置（ＣＰ Ｕ）側にバッファ
メモリ（Ｂ Ｓ）を備えたデータ処理装置の、メモリ
（バッファメモリを含む）上でのデータの移動命令を実
行する際のストア制御方式において、バッファメモリの
ライトレジスタ（ＢＳＷＲＯ，ＢＳＷＲＩ）への書込み
バスの一部にデータ保持手段（ＢＳＷＲＢ）を設け、ま
た該書込みバスとデータ保持手段との選択回路（ＳＥＬ
Ｉ）を設け、メモリからデータを読出した時に該読出し
データを前記データ保持手段に一時保持する一方、メモ
リからのデータの読出しを続けて行い、バッファメモリ
への書込み時に、データ保持手段に保持したデータと最
後に読出したデータとを同時に、後者のデータはデータ
保持手段を通さず直接ライトレジスタへ書込むことを特
徴とするものである。
バッファメモリＢＳのライトレジスタＢＳＷＲへの書込
みバスの一部にデータ保持手段ＢＳＷＲＢを介在させる
と共に、レジスタＢＳＷＲに対し該保持手段ＢＳＷＲＢ
を経由したデータと経由しないデータのいずれかを選択
して書込むことができる選択回路ＳＥＬ １を設けると
ＢＳへの多バイト同時書込みが可能になるから、メモリ
からのデータの読出しを連続して行ってＢＳへの書込み
回数を減らすことができ、その分ＭＯＶＷ命令の処理時
間が短縮される。ＢＳデータとＭＳデータとは同一性を
保持する必要があるからＢＳでデータムーブする場合は
ＭＳでもデータムーブする。そこでＢＩＳと同様に、メ
モリＭＳにデータを書込むストアバッファレジスタ（Ｓ
ＴＤＢ）への書込みバスの一部にデータ保持手段（ＳＴ
ＤＢＢ）を設け、且つレジスタ５ＴＤＢに対し該保持手
段５ＴＤＢＢを経由したデータと経由しないデータのい
ずれかを選択して書込むことができる選択回路５ＥＬ２
を設け、高速データ移動が可能なようにする。以下、図
示の実施例を参照しながらこれを詳細に説明する。
みバスの一部にデータ保持手段ＢＳＷＲＢを介在させる
と共に、レジスタＢＳＷＲに対し該保持手段ＢＳＷＲＢ
を経由したデータと経由しないデータのいずれかを選択
して書込むことができる選択回路ＳＥＬ １を設けると
ＢＳへの多バイト同時書込みが可能になるから、メモリ
からのデータの読出しを連続して行ってＢＳへの書込み
回数を減らすことができ、その分ＭＯＶＷ命令の処理時
間が短縮される。ＢＳデータとＭＳデータとは同一性を
保持する必要があるからＢＳでデータムーブする場合は
ＭＳでもデータムーブする。そこでＢＩＳと同様に、メ
モリＭＳにデータを書込むストアバッファレジスタ（Ｓ
ＴＤＢ）への書込みバスの一部にデータ保持手段（ＳＴ
ＤＢＢ）を設け、且つレジスタ５ＴＤＢに対し該保持手
段５ＴＤＢＢを経由したデータと経由しないデータのい
ずれかを選択して書込むことができる選択回路５ＥＬ２
を設け、高速データ移動が可能なようにする。以下、図
示の実施例を参照しながらこれを詳細に説明する。
第１図は本発明の一実施例を示すブロック図で、第４図
と同一部分には同一符号が付しである。本例が第４図と
異なる点は２つある。１つはバッファメモリＢＳへのラ
イトレジスタＢＳＷＲＯへの書込みバスの一部にレジス
タ５ＴＤＲからのデータを一時保持する手段として８バ
イト分のバッファＢＳＷＲＢを介在させると共に、レジ
スタＢＳＷＲＯに対しバッファＢＳＷＲＢを経由したデ
ータと経由しないデータのいずれかを選択して書込むこ
とができる選択回路ＳＥＬ １を設けた点である。他の
１つはメモリ制御回路ＭＣへデータを送るためのストア
バッファレジスタ５ＴＤＢＯへの書込みバスの一部にレ
ジスタ５ＴＤＲからのデータを二時保持する手段として
８バイト分のバッファ５ＴＤＢＢを介在させると共に、
レジスタ５ＴＤＢＯに対しバッファ５ＴＤＢＢを経由し
たデータと経由しないデータのいずれかを選択して書込
むごとができる選択回路ＳＥＬ ２を設けた点である。
と同一部分には同一符号が付しである。本例が第４図と
異なる点は２つある。１つはバッファメモリＢＳへのラ
イトレジスタＢＳＷＲＯへの書込みバスの一部にレジス
タ５ＴＤＲからのデータを一時保持する手段として８バ
イト分のバッファＢＳＷＲＢを介在させると共に、レジ
スタＢＳＷＲＯに対しバッファＢＳＷＲＢを経由したデ
ータと経由しないデータのいずれかを選択して書込むこ
とができる選択回路ＳＥＬ １を設けた点である。他の
１つはメモリ制御回路ＭＣへデータを送るためのストア
バッファレジスタ５ＴＤＢＯへの書込みバスの一部にレ
ジスタ５ＴＤＲからのデータを二時保持する手段として
８バイト分のバッファ５ＴＤＢＢを介在させると共に、
レジスタ５ＴＤＢＯに対しバッファ５ＴＤＢＢを経由し
たデータと経由しないデータのいずれかを選択して書込
むごとができる選択回路ＳＥＬ ２を設けた点である。
第２図は後者の構成によってＭＯＶＥ命令の処理が高速
化される様子を示したものである。つまり、第１フロー
目■は第３図の従来方式と同じであるが、第２フロー目
■は最初の８バイトのストアでなく、残り８バイトのフ
ェッチを行う。同時に第１フロー目で読出したレジスタ
ＲＲの内容（最初の８バイト）をレジスタ、Ｓ Ｔ Ｄ
Ｒを通してバッファＢＳＷＲＢへ書込み、次いでメモ
リＢＳから読出された残りの８バイトのデータをレジス
タＯＷＲを通してレジスタＲＲにセットする。第３フロ
ー目■ではストアサイクルＳ１において第２フロー目で
レジスタＲＲにセントされた残りの８バイトのデータを
レジスタ５ＴＤＲにセットし、続くストアサイクルＳ２
においてバッファＢＳＷＲＢの内容（最初の８バイト）
をレジスタＢＳＷＲＤへまた５ＴＤＲの内容（残りの８
バイト）をＢＳＷＲＩへセットし、ＢＳへの１６バイト
同時ストアを行なう。尚、メモリ系も並行動作しておリ
、５ＴＤＢＢの内容（最初の８バイト）は５ＴＤＢＯへ
、また５ＴＤＲの内容（残りの８バイト）は５ＴＤＢ
１へセットされ、ここから１６バイト同時にバッファメ
モリＭＳにストアされる。
化される様子を示したものである。つまり、第１フロー
目■は第３図の従来方式と同じであるが、第２フロー目
■は最初の８バイトのストアでなく、残り８バイトのフ
ェッチを行う。同時に第１フロー目で読出したレジスタ
ＲＲの内容（最初の８バイト）をレジスタ、Ｓ Ｔ Ｄ
Ｒを通してバッファＢＳＷＲＢへ書込み、次いでメモ
リＢＳから読出された残りの８バイトのデータをレジス
タＯＷＲを通してレジスタＲＲにセットする。第３フロ
ー目■ではストアサイクルＳ１において第２フロー目で
レジスタＲＲにセントされた残りの８バイトのデータを
レジスタ５ＴＤＲにセットし、続くストアサイクルＳ２
においてバッファＢＳＷＲＢの内容（最初の８バイト）
をレジスタＢＳＷＲＤへまた５ＴＤＲの内容（残りの８
バイト）をＢＳＷＲＩへセットし、ＢＳへの１６バイト
同時ストアを行なう。尚、メモリ系も並行動作しておリ
、５ＴＤＢＢの内容（最初の８バイト）は５ＴＤＢＯへ
、また５ＴＤＲの内容（残りの８バイト）は５ＴＤＢ
１へセットされ、ここから１６バイト同時にバッファメ
モリＭＳにストアされる。
以上はバッファメモリＢＳのライトレジスタが２組（Ｂ
ＳＷＲＯ，ＢＳＷＲＩ）ある場合、データ保持手段ＢＳ
ＷＲＢを１組用いた例であり、この場合には１つのＭＯ
ＶＥを命令で１６バイトのデータを処理するのに８バイ
トのバス幅でフェッチ２回に対しストア１回の割りにス
トア回数が減少している。同様の考えを拡張すれば、ラ
イトレジスタが３組のときデータ保持手段を２組使用す
れば２４バイトのデータに対するＭＯＶＥ命令をフェッ
チ３回、ストア１回で処理できる。データ保持手段５Ｔ
ＤＢＢ側についても同様である。
ＳＷＲＯ，ＢＳＷＲＩ）ある場合、データ保持手段ＢＳ
ＷＲＢを１組用いた例であり、この場合には１つのＭＯ
ＶＥを命令で１６バイトのデータを処理するのに８バイ
トのバス幅でフェッチ２回に対しストア１回の割りにス
トア回数が減少している。同様の考えを拡張すれば、ラ
イトレジスタが３組のときデータ保持手段を２組使用す
れば２４バイトのデータに対するＭＯＶＥ命令をフェッ
チ３回、ストア１回で処理できる。データ保持手段５Ｔ
ＤＢＢ側についても同様である。
また、プライオリティを考慮した場合、第１図の構成に
よるとストア時のプライオリティ判断（Ｒ／Ｐ）はレジ
スタＢＳＷＲＯ，ＢＳＷＲＩ共通に１回で済むので、フ
ロー数が第３図の４から３に減するだけでなく、全サイ
クル数も９から８に減少して高速化が図れる。更に本発
明実施例の方式では優先判定での衝突を回避できる利点
が得られる。即ちフロー最初のＰサイクルとストアのＲ
／Ｐサイクルとの重なりは本発明では６番目のフロー従
ってストアフローで生じるが、これは衝突ではない。即
ち一方のＲ／ＰはＢＭへのライトに関するものであるの
に対し、他方のＰはタグリードに関するものであり、こ
れはかち合わず、同時実行が可能である。前述の第３図
ではフェッチのＰとストアのＲ／Ｐが重なっており、フ
ェッチのＰはタグリードとＢＳリードに関するものなの
でこのＢＳリードがストアのＲ／ＰのＢＳライトとかち
合い、両立不可となる。ストアのＲ／Ｐとフロー最初の
Ｐとの重なりはＢｌ、Ｂ２サイクルによって定まり、本
例ではこれらは２サイクルなので３番目のフローで重な
りが発生する。
よるとストア時のプライオリティ判断（Ｒ／Ｐ）はレジ
スタＢＳＷＲＯ，ＢＳＷＲＩ共通に１回で済むので、フ
ロー数が第３図の４から３に減するだけでなく、全サイ
クル数も９から８に減少して高速化が図れる。更に本発
明実施例の方式では優先判定での衝突を回避できる利点
が得られる。即ちフロー最初のＰサイクルとストアのＲ
／Ｐサイクルとの重なりは本発明では６番目のフロー従
ってストアフローで生じるが、これは衝突ではない。即
ち一方のＲ／ＰはＢＭへのライトに関するものであるの
に対し、他方のＰはタグリードに関するものであり、こ
れはかち合わず、同時実行が可能である。前述の第３図
ではフェッチのＰとストアのＲ／Ｐが重なっており、フ
ェッチのＰはタグリードとＢＳリードに関するものなの
でこのＢＳリードがストアのＲ／ＰのＢＳライトとかち
合い、両立不可となる。ストアのＲ／Ｐとフロー最初の
Ｐとの重なりはＢｌ、Ｂ２サイクルによって定まり、本
例ではこれらは２サイクルなので３番目のフローで重な
りが発生する。
以上述べたように本発明によれば、メモリから読出した
データを直接メモリへ書込む事はせずに、メモリから読
出す毎にデータ保持手段ＢＳＷＲＢ。
データを直接メモリへ書込む事はせずに、メモリから読
出す毎にデータ保持手段ＢＳＷＲＢ。
５ＴＤＢＢに保持しておいてメモリからの読出しの動作
を繰返しながらメモリへの書込みは該データ保持手段の
内容と最後に読出したデータとを合わせて一挙に行なう
ようにしたので、１回のＭＯＶＥ命令の処理に必要なス
トア回数が減少し、高速化が図れる利点がある。
を繰返しながらメモリへの書込みは該データ保持手段の
内容と最後に読出したデータとを合わせて一挙に行なう
ようにしたので、１回のＭＯＶＥ命令の処理に必要なス
トア回数が減少し、高速化が図れる利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作説明図、第３図および第４図は従来のストア制
御方式の一例を示す動作説明図およびブロック図である
。 図中、ＭＣはメモリ制御装置、ＭＳはメモリ（主記憶）
、ＣＰＵは中央処理装置、ＢＳはバッファメモリ、ＢＳ
ＷＲＯ，ＢＳＷＲＩはそのライトレジスタ、５ＴＤＢＯ
，５ＴＤＢＩはストアバッファレジスタ、ＢＳＷＲＢ、
５ＴＤＢＢはデータ保持手段、５ＲＬＬ、５ＥＬ２は選
択回路である。
その動作説明図、第３図および第４図は従来のストア制
御方式の一例を示す動作説明図およびブロック図である
。 図中、ＭＣはメモリ制御装置、ＭＳはメモリ（主記憶）
、ＣＰＵは中央処理装置、ＢＳはバッファメモリ、ＢＳ
ＷＲＯ，ＢＳＷＲＩはそのライトレジスタ、５ＴＤＢＯ
，５ＴＤＢＩはストアバッファレジスタ、ＢＳＷＲＢ、
５ＴＤＢＢはデータ保持手段、５ＲＬＬ、５ＥＬ２は選
択回路である。
Claims (1)
- メモリ（ＭＳ）及びメモリ制御装置（ＭＣ）を備え、ま
た中央処理装置（ＣＰＵ）側にバッファメモリ（ＢＳ）
を備えたデータ処理装置の、メモリ（バッファメモリを
含む）上でのデータの移動命令を実行する際のストア制
御方式において、バッファメモリのライトレジスタ（Ｂ
ＳＷＲ０、ＢＳＷＲ１）への書込みバスの一部にデータ
保持手段（ＢＳＷＲＢ）を設け、また該書込みバスとデ
ータ保持手段との選択回路（ＳＥＬ１）を設け、メモリ
からデータを読出した時に該読出しデータを前記データ
保持手段に一時保持する一方、メモリからのデータの読
出しを続けて行い、バッファメモリへの書込み時に、デ
ータ保持手段に保持したデータと最後に読出したデータ
とを同時に、後者のデータはデータ保持手段を通さず直
接ライトレジスタへ書込むことを特徴とするストア制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046205A JPS61206061A (ja) | 1985-03-08 | 1985-03-08 | ストア制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046205A JPS61206061A (ja) | 1985-03-08 | 1985-03-08 | ストア制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206061A true JPS61206061A (ja) | 1986-09-12 |
| JPH0447343B2 JPH0447343B2 (ja) | 1992-08-03 |
Family
ID=12740582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046205A Granted JPS61206061A (ja) | 1985-03-08 | 1985-03-08 | ストア制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012064146A (ja) * | 2010-09-17 | 2012-03-29 | Ntt Docomo Inc | 負荷量推定システム、負荷量推定方法、及び負荷量推定プログラム、並びに、負荷係数生成システム、負荷係数生成方法、及び負荷係数生成プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57161937A (en) * | 1981-03-30 | 1982-10-05 | Fujitsu Ltd | Execution system for transfer instruction |
-
1985
- 1985-03-08 JP JP60046205A patent/JPS61206061A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57161937A (en) * | 1981-03-30 | 1982-10-05 | Fujitsu Ltd | Execution system for transfer instruction |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012064146A (ja) * | 2010-09-17 | 2012-03-29 | Ntt Docomo Inc | 負荷量推定システム、負荷量推定方法、及び負荷量推定プログラム、並びに、負荷係数生成システム、負荷係数生成方法、及び負荷係数生成プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447343B2 (ja) | 1992-08-03 |
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| KR900016881A (ko) | 마이크로 프로세서 및 이를 사용한 도형처리장치 및 도형처리 방법 | |
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