JPS61206065A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS61206065A JPS61206065A JP4767785A JP4767785A JPS61206065A JP S61206065 A JPS61206065 A JP S61206065A JP 4767785 A JP4767785 A JP 4767785A JP 4767785 A JP4767785 A JP 4767785A JP S61206065 A JPS61206065 A JP S61206065A
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- JP
- Japan
- Prior art keywords
- units
- system bus
- processor
- group
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数のプロセッサユニットを有するマルチプ
ロセッサシステムに関するものである。
ロセッサシステムに関するものである。
［従来の技術］
従来、この種のマルチプロセッサシステムとして第２図
に示すように、共通のシステムバス（１）に複数の入出
力ユニット（２）、（３）および複数のプロセッサユニ
ット（４）〜（７）を接続し、いずれかのプロセッサユ
ニットが入出力ユニット（２＞、（３）のうちいずれか
をアクセスしてデータの読出し、または書込みを行う場
合には、アクセスを行おうとするプロセッサユニットが
他のプロセッサユニットに対してシステムバス（１）の
使用要求信号を該システムバス（１）を介して送出する
ことにより、システムバス（１）の占有権を取得し、こ
の侵入比カニニット（２＞、（３）のうちいずれかをア
クセスするように構成したものがある。
に示すように、共通のシステムバス（１）に複数の入出
力ユニット（２）、（３）および複数のプロセッサユニ
ット（４）〜（７）を接続し、いずれかのプロセッサユ
ニットが入出力ユニット（２＞、（３）のうちいずれか
をアクセスしてデータの読出し、または書込みを行う場
合には、アクセスを行おうとするプロセッサユニットが
他のプロセッサユニットに対してシステムバス（１）の
使用要求信号を該システムバス（１）を介して送出する
ことにより、システムバス（１）の占有権を取得し、こ
の侵入比カニニット（２＞、（３）のうちいずれかをア
クセスするように構成したものがある。
［発明が解決しようとする問題点］
ところが、上記のように単一のシステムバス（１）を共
用するシステムでは、１つのプロセッサユニットがシス
テムバス（１）を占有している間、入出力ユニットの１
つがアクセスされていない場合であっても他のプロセッ
サシステムはこの入出力ユニットをアクセスすることが
できず、システムバス（１）が解放されるまで待機させ
られるため、システム全体の応答性が劣るという問題点
があった。
用するシステムでは、１つのプロセッサユニットがシス
テムバス（１）を占有している間、入出力ユニットの１
つがアクセスされていない場合であっても他のプロセッ
サシステムはこの入出力ユニットをアクセスすることが
できず、システムバス（１）が解放されるまで待機させ
られるため、システム全体の応答性が劣るという問題点
があった。
これは、プロセッサユニットの数が多くなる程、顕著な
ものとなっていた。換言すれば、マルチプロセッサシス
テムとしての効果が充分に得られないという問題点があ
った。
ものとなっていた。換言すれば、マルチプロセッサシス
テムとしての効果が充分に得られないという問題点があ
った。
本発明はこのような問題点を解決するためになされたも
ので、その目的は高応答性のマルチプロセッサシステム
を提供することにある。
ので、その目的は高応答性のマルチプロセッサシステム
を提供することにある。
［問題点を解決するための手段］
本発明は上記目的を達成するために、−数のプロセッサ
ユニットを高速応答が要求されるプロセッサユニットと
高速応答が要求されないプロセッサユニットにグループ
分けしたうえ、各グループに対応して設けたシステムバ
スに接続し、かつ前記複数の入出力ユニットは各グルー
プのシステムバスに共通接続し、プロセッサユニットの
グループ毎に固有のシステムバスを介して前記複数の入
出力ユニットをアクセスするように構成したものである
。
ユニットを高速応答が要求されるプロセッサユニットと
高速応答が要求されないプロセッサユニットにグループ
分けしたうえ、各グループに対応して設けたシステムバ
スに接続し、かつ前記複数の入出力ユニットは各グルー
プのシステムバスに共通接続し、プロセッサユニットの
グループ毎に固有のシステムバスを介して前記複数の入
出力ユニットをアクセスするように構成したものである
。
［作用］
入出力ユニットのそれぞれはグループ毎のシステムバス
を用いてプロセッサユニットからアクセスされる。従っ
て、同一グループに属する他のプロセッサユニットが入
出力ユニットをアクセスしていない限り、直ちに入出力
ユニットをアクセスすることができ、システムの応答性
が向上する。
を用いてプロセッサユニットからアクセスされる。従っ
て、同一グループに属する他のプロセッサユニットが入
出力ユニットをアクセスしていない限り、直ちに入出力
ユニットをアクセスすることができ、システムの応答性
が向上する。
［実施例］
以下、本発明を図示する実施例に基づき説明する。
第１図は本発明の位置実施例を示すブロック図であり、
従来構成と大きく異なる点はプロセッサユニット（４）
〜（７）を高速応答が要求されるプロセッサユニット（
４）、（５）のグループと高速応答が要求されないプロ
セッサユニット（６）、（７）の２つのグループに分割
し、さらにシステムバス（１）を上記２つのグループに
それぞれ対応して第１システムバス（１Ａ）と第２シス
テムバス（１Ｂ）とに分割し、プロセッサユニット（４
）、（５）は第１システムバス（’ＩＡ）に接続し、ま
たプロセッサユニット（６）、（７）は第２システムバ
ス（１Ｂ）に接続したことである。
従来構成と大きく異なる点はプロセッサユニット（４）
〜（７）を高速応答が要求されるプロセッサユニット（
４）、（５）のグループと高速応答が要求されないプロ
セッサユニット（６）、（７）の２つのグループに分割
し、さらにシステムバス（１）を上記２つのグループに
それぞれ対応して第１システムバス（１Ａ）と第２シス
テムバス（１Ｂ）とに分割し、プロセッサユニット（４
）、（５）は第１システムバス（’ＩＡ）に接続し、ま
たプロセッサユニット（６）、（７）は第２システムバ
ス（１Ｂ）に接続したことである。
ざらに、入出力ユニット（２）、（３）は２つのシステ
ムバス（ＩＡ＞、（１Ｂ＞に共通接続したことである。
ムバス（ＩＡ＞、（１Ｂ＞に共通接続したことである。
以上の構成において、プロセッサユニット（４）、（５
）は高速応答を入出力ユニット（２）。
）は高速応答を入出力ユニット（２）。
（３）に要求するが、入出力ユニット（２）。
（３）のアクセス後における第１システムバス（１Ａ）
の占有時間は極めて短時間であり、一方プロセッサユニ
ット（６）、（７）は高速応答を要求しない代わりに第
２システムバス（１Ｂ）の占有時間は長時間であるとす
る。
の占有時間は極めて短時間であり、一方プロセッサユニ
ット（６）、（７）は高速応答を要求しない代わりに第
２システムバス（１Ｂ）の占有時間は長時間であるとす
る。
このような条件において、例えばプロセッサユニット（
４）が入出力ユニット（２）をアクセスしようとする場
合、まずプロセッサユニット（４）は同一グループのプ
ロセッサユニット（５）との間でのバス使用要求の送受
によって第１システムバス（１Ａ）の占有権を取得する
。この後、プロセッサユニット（５）は第１システムバ
ス（１Ａ）を介して入出力ユニット（２）をアクセスす
る。
４）が入出力ユニット（２）をアクセスしようとする場
合、まずプロセッサユニット（４）は同一グループのプ
ロセッサユニット（５）との間でのバス使用要求の送受
によって第１システムバス（１Ａ）の占有権を取得する
。この後、プロセッサユニット（５）は第１システムバ
ス（１Ａ）を介して入出力ユニット（２）をアクセスす
る。
そして、アクセスが終了すると第１システムバス（１Ａ
）の占有権を放棄する。
）の占有権を放棄する。
一方、プロセッサユニット（４）が入出力ユニット（２
）をアクセスしている間に、プロセッサユニット（６）
が入出力ユニット（３）をアクセスする必要が生じた場
合、プロセッサユニット（６）は同一クループに属する
プロセッサユニット（７）との間でのバス使用要求の送
受によって第２システムバス（１Ｂ）の占有権を取得し
、この後入出力ユニット（３）をアクセスする。
）をアクセスしている間に、プロセッサユニット（６）
が入出力ユニット（３）をアクセスする必要が生じた場
合、プロセッサユニット（６）は同一クループに属する
プロセッサユニット（７）との間でのバス使用要求の送
受によって第２システムバス（１Ｂ）の占有権を取得し
、この後入出力ユニット（３）をアクセスする。
従って、プロセッサシステム（４）〜（７）は、（イ）
同一グループに属する他のプロセッサユニットが既に入
出力ユニットをアクセスしている最中であるとき、（ロ
）アクセス対象の入出力ユ二ットが既にアクセス中であ
るとき、の２つの条件を除き、入出力ユニット（２＞、
（３）を自由にアクセスすることができる。そして、入
出力ユニット（２＞、’、３）をアクセスするためのシ
ステムバスは高速応答と低速応答等用とで分離されてい
るため、低速応答用の第２システムバス（１Ｂ）が使用
中であったとしてもプロセラサジニット（４）または（
５）が第１システムバス（１Ａ）を使用して入出力ユニ
ット（２）または（３）をアクセスすることができる。
同一グループに属する他のプロセッサユニットが既に入
出力ユニットをアクセスしている最中であるとき、（ロ
）アクセス対象の入出力ユ二ットが既にアクセス中であ
るとき、の２つの条件を除き、入出力ユニット（２＞、
（３）を自由にアクセスすることができる。そして、入
出力ユニット（２＞、’、３）をアクセスするためのシ
ステムバスは高速応答と低速応答等用とで分離されてい
るため、低速応答用の第２システムバス（１Ｂ）が使用
中であったとしてもプロセラサジニット（４）または（
５）が第１システムバス（１Ａ）を使用して入出力ユニ
ット（２）または（３）をアクセスすることができる。
この結果、システムとしての応答性を高めることができ
、マルチプロセッサシステムとしての効果を充分に発揮
させることができるようになる。
、マルチプロセッサシステムとしての効果を充分に発揮
させることができるようになる。
なお、実施例ではプロセッサユニットを高速応答用のグ
ループと低速応答用のグループの２グループに分割した
が、さらに中速応答用のグループなどを設けるようにし
てもよい。
ループと低速応答用のグループの２グループに分割した
が、さらに中速応答用のグループなどを設けるようにし
てもよい。
［発明の効果］
以上の説明したように本発明は、複数のプロセッサユニ
ットを高速応答が要求されるプロセッサユニットと高速
応答が要求されないプロセッサユニットにグループ分け
したうえ、各グループに対応して設けたシステムバスに
接続し、かつ前記複数の入出力ユニットは各グループの
システムバスに共通接続し、プロセッサユニットのグル
ープ毎に固有のシステムバスを介して前記複数の入出力
ユニットをアクセスするようにしたため、システムとし
ての応答性を高めることができ、マルチプロセッサシス
テムとしての効果を充分に発揮できるという利点が得ら
れる。
ットを高速応答が要求されるプロセッサユニットと高速
応答が要求されないプロセッサユニットにグループ分け
したうえ、各グループに対応して設けたシステムバスに
接続し、かつ前記複数の入出力ユニットは各グループの
システムバスに共通接続し、プロセッサユニットのグル
ープ毎に固有のシステムバスを介して前記複数の入出力
ユニットをアクセスするようにしたため、システムとし
ての応答性を高めることができ、マルチプロセッサシス
テムとしての効果を充分に発揮できるという利点が得ら
れる。
第１図は本発明の位置実施例を示すブロック図、第２図
は従来のマルチプロセッサシステムの構成図である。 （１Ａ）・・・第１システムバス、（１Ｂ）・・・第２
システムバス、（２＞、（３）・・・入出力ユニット、
（４）〜（７）・・・プロセッサユニット。
は従来のマルチプロセッサシステムの構成図である。 （１Ａ）・・・第１システムバス、（１Ｂ）・・・第２
システムバス、（２＞、（３）・・・入出力ユニット、
（４）〜（７）・・・プロセッサユニット。
Claims (1)
- 共通のシステムバスに接続された複数の入出力ユニット
と、前記システムバスの占有権を取得した後、前記複数
の入出力ユニットのうちいずれか１つをアクセスする複
数のプロセッサユニットを備えたマルチプロセッサシス
テムにおいて、前記複数のプロセッサユニットを高速応
答が要求されるプロセッサユニットと高速応答が要求さ
れないプロセッサユニットにグループ分けしたうえ、各
グループに対応して設けたシステムバスに接続し、かつ
前記複数の入出力ユニットは各グループのシステムバス
に共通接続し、プロセッサユニットのグループ毎に固有
のシステムバスを介して前記複数の入出力ユニットをア
クセスすることを特徴とするマルチプロセッサシステム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4767785A JPS61206065A (ja) | 1985-03-11 | 1985-03-11 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4767785A JPS61206065A (ja) | 1985-03-11 | 1985-03-11 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61206065A true JPS61206065A (ja) | 1986-09-12 |
Family
ID=12781905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4767785A Pending JPS61206065A (ja) | 1985-03-11 | 1985-03-11 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614825B2 (en) | 2010-05-19 | 2013-12-24 | Canon Kabushiki Kaisha | Image printing apparatus, image printing method, and storage medium |
-
1985
- 1985-03-11 JP JP4767785A patent/JPS61206065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614825B2 (en) | 2010-05-19 | 2013-12-24 | Canon Kabushiki Kaisha | Image printing apparatus, image printing method, and storage medium |
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