JPS61208876A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS61208876A JPS61208876A JP60051148A JP5114885A JPS61208876A JP S61208876 A JPS61208876 A JP S61208876A JP 60051148 A JP60051148 A JP 60051148A JP 5114885 A JP5114885 A JP 5114885A JP S61208876 A JPS61208876 A JP S61208876A
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- Japan
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- isolation
- active layer
- isolation film
- electrode
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/147—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being multilayered
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ（Ｔ Ｐ Ｔ）に関するもの
であって、チャネルが形成される活性層を水ｇ化アモル
ファスシリコン（ａ −３ｉ ： Ｈ） Ｔ：構成した
ａ−Ｓｔ：ＨＴＦＴに適用して最適なものである。
であって、チャネルが形成される活性層を水ｇ化アモル
ファスシリコン（ａ −３ｉ ： Ｈ） Ｔ：構成した
ａ−Ｓｔ：ＨＴＦＴに適用して最適なものである。
本発明は、薄膜トランジスタにおいて、活性層上に設け
るアイソレーション膜を窒化シリコン膜で構成すること
により、アイソレーション膜の成長時に活性層に損傷が
生ずるのを防止することができるようにしたものである
。
るアイソレーション膜を窒化シリコン膜で構成すること
により、アイソレーション膜の成長時に活性層に損傷が
生ずるのを防止することができるようにしたものである
。
従来、第４図に示すようなスタソヵード型のａ−３ｉ：
ＨＴＦＴが知られている。この第４図に示すａ−５ｔ：
ＨＴＦＴにおいては、ガラス基板１上にゲート電極２が
形成され、このゲート電極２を被覆するように例えば５
ｉＯｚから成るゲート絶縁膜３が形成されている。さら
にこのゲート絶縁膜３上には活性層を構成するａ −３
ｉ ： Ｈ膜４が形成され、このａ −Ｓｉ ： Ｈ膜
４上にｎ型不純物が高濃度にドープされたａ −Ｓｉ
： Ｈから成るｎ゛型のソース領域５及びドレイン領域
６が形成されている。またこれらのソース領域５及びド
レイン領域６上にはそれぞれソース電極７及びドレイン
電極８が形成されている。そしてこれら全てを被覆する
ように、アイソレーション膜を構成する５ｉＯｚ膜９が
全面に形成されている。
ＨＴＦＴが知られている。この第４図に示すａ−５ｔ：
ＨＴＦＴにおいては、ガラス基板１上にゲート電極２が
形成され、このゲート電極２を被覆するように例えば５
ｉＯｚから成るゲート絶縁膜３が形成されている。さら
にこのゲート絶縁膜３上には活性層を構成するａ −３
ｉ ： Ｈ膜４が形成され、このａ −Ｓｉ ： Ｈ膜
４上にｎ型不純物が高濃度にドープされたａ −Ｓｉ
： Ｈから成るｎ゛型のソース領域５及びドレイン領域
６が形成されている。またこれらのソース領域５及びド
レイン領域６上にはそれぞれソース電極７及びドレイン
電極８が形成されている。そしてこれら全てを被覆する
ように、アイソレーション膜を構成する５ｉＯｚ膜９が
全面に形成されている。
上述のアイソレーション膜を構成する５ｉＯｚ膜９は、
通常プラズマＣＶＤ法により形成されている。
通常プラズマＣＶＤ法により形成されている。
ところが、このＳｉｎｇ膜９の成長の際にはａ −５ｉ
： Ｈ膜４に酸素プラズマによる損傷が生じ、この結
果ＴＰＴのオフ時にソース・ドレイン間を流れる電流す
なわちオフ電流が増加してしまうという欠点がある。す
なわち、本発明者等による実験結果によれば、５ｉＯｚ
ｌ１９の形成前は例えば第５図に示すようなｌｏｇｌＢ
−ＶＧ特性（ただし、■、はドレイン電流、■、はゲー
ト電圧）を示し、オフ電流が小さかったが、プラズマＣ
ＶＤ法にょるＳｉｎｇ膜９の形成後は例えば第６図に示
すようなｌｏｇｌ、 −■、特性を示すようになり、オ
フ電流が著しく増加してしまう。
： Ｈ膜４に酸素プラズマによる損傷が生じ、この結
果ＴＰＴのオフ時にソース・ドレイン間を流れる電流す
なわちオフ電流が増加してしまうという欠点がある。す
なわち、本発明者等による実験結果によれば、５ｉＯｚ
ｌ１９の形成前は例えば第５図に示すようなｌｏｇｌＢ
−ＶＧ特性（ただし、■、はドレイン電流、■、はゲー
ト電圧）を示し、オフ電流が小さかったが、プラズマＣ
ＶＤ法にょるＳｉｎｇ膜９の形成後は例えば第６図に示
すようなｌｏｇｌ、 −■、特性を示すようになり、オ
フ電流が著しく増加してしまう。
本発明は、上述の問題にかんがみ、従来のａ −３ｉ：
ＨＴｊＴが有する上述のような欠点を是正した薄膜トラ
ンジスタを提供することを目的とする。
ＨＴｊＴが有する上述のような欠点を是正した薄膜トラ
ンジスタを提供することを目的とする。
本発明に係る薄膜トランジスタは、少なくともその表面
が絶縁物から成る基板（例えばガラス基板１）上に設け
られているゲート電極（例えばゲート電極２）と、この
ゲート電極上に設けられているゲート絶縁膜（例えばＳ
ｉｎｇから成るゲート絶縁膜３）と、このゲート絶縁膜
上に設けられている水素化アモルファスシリコン膜（例
えばａ −３ｔ ： Ｈ膜４）から成る活性層と、この
活性層上に設けられているソース領域及びドレイン領域
（例えばｎ＋型のａｓｉ：Ｈから成るソース領域５及び
、ドレイン領域６）と、これらのソース領域及びドレイ
ン領域にそれぞれ設けられているソース電極及びドレイ
ン電極（例えばソース電極７及びドレイン電極８）と、
少なくとも上記ソース領域及び上記ドレイン領域間にお
ける上記活性層上に設けられているアイソレーション膜
とをそれぞれ具備する薄膜トランジスタにおいて、上記
アイソレーション膜を窒化シリコン膜（例えばＳｉ３Ｎ
、膜１０）で構成している。
が絶縁物から成る基板（例えばガラス基板１）上に設け
られているゲート電極（例えばゲート電極２）と、この
ゲート電極上に設けられているゲート絶縁膜（例えばＳ
ｉｎｇから成るゲート絶縁膜３）と、このゲート絶縁膜
上に設けられている水素化アモルファスシリコン膜（例
えばａ −３ｔ ： Ｈ膜４）から成る活性層と、この
活性層上に設けられているソース領域及びドレイン領域
（例えばｎ＋型のａｓｉ：Ｈから成るソース領域５及び
、ドレイン領域６）と、これらのソース領域及びドレイ
ン領域にそれぞれ設けられているソース電極及びドレイ
ン電極（例えばソース電極７及びドレイン電極８）と、
少なくとも上記ソース領域及び上記ドレイン領域間にお
ける上記活性層上に設けられているアイソレーション膜
とをそれぞれ具備する薄膜トランジスタにおいて、上記
アイソレーション膜を窒化シリコン膜（例えばＳｉ３Ｎ
、膜１０）で構成している。
このように構成することによって、アイソレーション膜
の成長の際に酸素プラズマにより活性層が損傷を受ける
ことが殆どなくなる。
の成長の際に酸素プラズマにより活性層が損傷を受ける
ことが殆どなくなる。
以下本発明に係る薄膜トランジスタをａ −Ｓｉ ：
ＨＴＦＴに適用した実施例につき図面を参照しながら説
明する。なお以下の第１図及び第２図においては、第４
図と同一部分には同一の符号を付し、必要に応じてその
説明を省略する。
ＨＴＦＴに適用した実施例につき図面を参照しながら説
明する。なお以下の第１図及び第２図においては、第４
図と同一部分には同一の符号を付し、必要に応じてその
説明を省略する。
まず本発明の第１実施例につき説明する。
第１図に示すように、第１実施例によるａ −Ｓｔ ：
ＨＴＦＴにおいては、プラズマＣＶＤ法により成長さ
れた例えば厚さ１００人程皮取上の窒化シリコン膜すな
わち５ｉＪａ膜１０及びＳｉＯ□膜１１がアイソレーシ
ョン膜として形成されていることを除いて、第４図に示
す従来のａ−Ｓｉ：ＨＴＦＴと同様な構成となっている
。
ＨＴＦＴにおいては、プラズマＣＶＤ法により成長さ
れた例えば厚さ１００人程皮取上の窒化シリコン膜すな
わち５ｉＪａ膜１０及びＳｉＯ□膜１１がアイソレーシ
ョン膜として形成されていることを除いて、第４図に示
す従来のａ−Ｓｉ：ＨＴＦＴと同様な構成となっている
。
この第１実施例によれば、アイソレーション膜を５ｉＪ
ａ膜１０及びＳｉｎｇ膜１１膜形１しているので、プラ
ズマＣＶＤ法による５ｔＪ４膜１０の成長時に酸素プラ
ズマによりａ −Ｓｔ ： Ｈ膜４に損傷が生ずること
が殆どないのみならず、このＳｉ３Ｎ、膜１０上にＳｉ
ｎｇ膜１１膜形１されるのでこの５ｉＯｚ膜１１の成長
時に酸素プラズマによりａ −Ｓｉ ： Ｈ膜４に損傷
が生ずることもない。このためアイソレーション膜の形
成後においてもＴＰＴのオフ電流を極めて小さくするこ
とができる。例えば、５ｉＪｎ膜１０の形成前には第５
図に示すと同様なｌｏｇＩｎ−Ｖｃ特性を示していたも
のが、ＳｉＪ、膜１０及びＳｉｎｇ膜１１膜形１後にお
いては第３図に示すようなｌｏｇＩＯ−Ｖ、特性を示す
ようになった。これらの第３図及び第５図から明らかな
ように、アイソレーション膜の形成前後におけるｌｏｇ
Ｉｎ Ｖｅ特性の変化は極めて小さく、オフ電流の増
加が極めて小さい。
ａ膜１０及びＳｉｎｇ膜１１膜形１しているので、プラ
ズマＣＶＤ法による５ｔＪ４膜１０の成長時に酸素プラ
ズマによりａ −Ｓｔ ： Ｈ膜４に損傷が生ずること
が殆どないのみならず、このＳｉ３Ｎ、膜１０上にＳｉ
ｎｇ膜１１膜形１されるのでこの５ｉＯｚ膜１１の成長
時に酸素プラズマによりａ −Ｓｉ ： Ｈ膜４に損傷
が生ずることもない。このためアイソレーション膜の形
成後においてもＴＰＴのオフ電流を極めて小さくするこ
とができる。例えば、５ｉＪｎ膜１０の形成前には第５
図に示すと同様なｌｏｇＩｎ−Ｖｃ特性を示していたも
のが、ＳｉＪ、膜１０及びＳｉｎｇ膜１１膜形１後にお
いては第３図に示すようなｌｏｇＩＯ−Ｖ、特性を示す
ようになった。これらの第３図及び第５図から明らかな
ように、アイソレーション膜の形成前後におけるｌｏｇ
Ｉｎ Ｖｅ特性の変化は極めて小さく、オフ電流の増
加が極めて小さい。
また上述０）Ｓｉ＋Ｎａ膜１ｏは、ａ −Ｓｉ ： Ｈ
膜４やゲート絶縁膜３を構成するＳｉｎ、膜の成長に用
いるプラズマＣＶＤ装置によって成長させることができ
るので、特別な装置が必要とされることもない。
膜４やゲート絶縁膜３を構成するＳｉｎ、膜の成長に用
いるプラズマＣＶＤ装置によって成長させることができ
るので、特別な装置が必要とされることもない。
次に本発明の第２実施例につき説明する。
第２図に示すように、第２実施例によるａ −５ｔ ：
ＨＴＦＴにおいては、ソース領域５及びソース電極７
とドレイン領域６及びドレイン電極８との間を埋めるよ
うにＳｉ３Ｎ４膜１０がａ −３ｉ ： Ｈ膜４上に形
成されていることを除いて、第４図に示す従来“（７）
ａ−Ｓｔ：ＨＴＦＴと同様な構成となっている。
ＨＴＦＴにおいては、ソース領域５及びソース電極７
とドレイン領域６及びドレイン電極８との間を埋めるよ
うにＳｉ３Ｎ４膜１０がａ −３ｉ ： Ｈ膜４上に形
成されていることを除いて、第４図に示す従来“（７）
ａ−Ｓｔ：ＨＴＦＴと同様な構成となっている。
なおこの第２図に示すような構造のａ −Ｓｉ ： Ｈ
ＴＦＴを製造するには、ａ −５ｉ ： Ｈ膜４上ニＳ
ｉ３Ｎ４膜を形成し、次いでこのＳｉ３Ｎ４膜の所定部
分をエツチング除去して所定形状のＳｉ３Ｎ、膜１ｏを
形成し、次いで全面にｎ１型のａ −５ｉ ： Ｈ膜及
び電極形成用の膜を順次形成した後、これらの膜のうち
のＳｔ ｚＮａ膜１０に対応する部分をエツチング除去
してソース領域５及びドレイン領域６並びにソース電極
７及びドレイン電極８を形成すればよい。
ＴＦＴを製造するには、ａ −５ｉ ： Ｈ膜４上ニＳ
ｉ３Ｎ４膜を形成し、次いでこのＳｉ３Ｎ４膜の所定部
分をエツチング除去して所定形状のＳｉ３Ｎ、膜１ｏを
形成し、次いで全面にｎ１型のａ −５ｉ ： Ｈ膜及
び電極形成用の膜を順次形成した後、これらの膜のうち
のＳｔ ｚＮａ膜１０に対応する部分をエツチング除去
してソース領域５及びドレイン領域６並びにソース電極
７及びドレイン電極８を形成すればよい。
この第２実施例によれば、アイソレーション膜をＳｉＪ
、膜１０で構成しているので、第１実施例と同様に、プ
ラズマＣＶＤ法によるアイソレーション膜の成長時に酸
素プラズマによりａ −５ｉ ： Ｈ膜４に損傷が生ず
ることが殆どなく、従ってアイソレーション膜の形成後
においてもオフ電流を極めて小さくすることができる。
、膜１０で構成しているので、第１実施例と同様に、プ
ラズマＣＶＤ法によるアイソレーション膜の成長時に酸
素プラズマによりａ −５ｉ ： Ｈ膜４に損傷が生ず
ることが殆どなく、従ってアイソレーション膜の形成後
においてもオフ電流を極めて小さくすることができる。
以上本発明を実施例につき説明したが、本発明は上述の
第１及び第２実施例に限定されるものではなく、本発明
の技術的思想に基づく種々の変形が可能である。例えば
、上述の第１実施例においてはアイソレーション膜をＳ
ｉ３Ｎ、膜１ｏ及び５ｉｎ２膜１１で構成しているが、
このＳｉｎ、膜１１は必ずしも必要ではなく、必要に応
じて省略可能である。
第１及び第２実施例に限定されるものではなく、本発明
の技術的思想に基づく種々の変形が可能である。例えば
、上述の第１実施例においてはアイソレーション膜をＳ
ｉ３Ｎ、膜１ｏ及び５ｉｎ２膜１１で構成しているが、
このＳｉｎ、膜１１は必ずしも必要ではなく、必要に応
じて省略可能である。
また上述の第２実施例においてはアイソレーション膜を
ＳｉＪ、膜１０で構成しているが、必要に応じてＳｉ３
Ｎ４膜及びＳｉ０ｇ膜の二層構造とすることが可能であ
る。さらに上述の２つの実施例においては基板としてガ
ラス基板１を用いたが、必要に応じて石英基板等の各種
の絶縁性基板を用いることが可能である。
ＳｉＪ、膜１０で構成しているが、必要に応じてＳｉ３
Ｎ４膜及びＳｉ０ｇ膜の二層構造とすることが可能であ
る。さらに上述の２つの実施例においては基板としてガ
ラス基板１を用いたが、必要に応じて石英基板等の各種
の絶縁性基板を用いることが可能である。
本発明に係る薄膜トランジスタによれば、アイソレーシ
ョン膜を窒化シリコン膜で構成しているので、アイソレ
ーション膜の成長時に酸素プラズマにより活性層に損傷
が生ずることが殆どなく、従ってアイソレーション膜の
形成後においてもトランジスタのオフ電流を極めて小さ
くすることが可能である。
ョン膜を窒化シリコン膜で構成しているので、アイソレ
ーション膜の成長時に酸素プラズマにより活性層に損傷
が生ずることが殆どなく、従ってアイソレーション膜の
形成後においてもトランジスタのオフ電流を極めて小さ
くすることが可能である。
第１図は本発明の第１実施例によるａ −Ｓｉ ： Ｈ
ＴＦＴを示す断面図、第２図は本発明の第２実施例によ
るａ−５ｉ：ＨＴＦＴを示す断面図、第３図は第１図に
示すａ−Ｓｔ：ＨＴＦＴにおけるアイソレーション膜形
成後の１ｏｇＩＤ−Ｖ６特性の一例を示すグラフ、第４
図は従来のａ −５ｉ ： ＨＴＦＴを示す断面図、第
５図及び第６図は第４図に示す従来のａ−Ｓｔ：ＨＴＦ
Ｔにおけるアイソレーション膜形成前後のＩｏｇＪＤ−
Ｖ、特性の一例をそれぞれ示すグラフである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−−−−ガラス基板
２−−−−−−−−−−−−−−−−−・・ゲート電極
３−−−−−−−−−−−−−−−−−−−ゲート絶縁
膜４−・−・−−−一−−−−−−−−−・−ａ −Ｓ
ｔ ： Ｈ膜５−・・−・−−一−−−−−−−・−・
・ソース領域６−−・−−−−ｍ−−・−ドレイン領域
７−・・−・−一−−−−−−−ソース電極８−・・−
・−・・・・−ドレイン電極９．１１−・−−−−−−
−−・−５ｉ０２膜１０−−−−−−−・−・−・−・
−・・−３ｉＪａ膜である。
ＴＦＴを示す断面図、第２図は本発明の第２実施例によ
るａ−５ｉ：ＨＴＦＴを示す断面図、第３図は第１図に
示すａ−Ｓｔ：ＨＴＦＴにおけるアイソレーション膜形
成後の１ｏｇＩＤ−Ｖ６特性の一例を示すグラフ、第４
図は従来のａ −５ｉ ： ＨＴＦＴを示す断面図、第
５図及び第６図は第４図に示す従来のａ−Ｓｔ：ＨＴＦ
Ｔにおけるアイソレーション膜形成前後のＩｏｇＪＤ−
Ｖ、特性の一例をそれぞれ示すグラフである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−−−−ガラス基板
２−−−−−−−−−−−−−−−−−・・ゲート電極
３−−−−−−−−−−−−−−−−−−−ゲート絶縁
膜４−・−・−−−一−−−−−−−−−・−ａ −Ｓ
ｔ ： Ｈ膜５−・・−・−−一−−−−−−−・−・
・ソース領域６−−・−−−−ｍ−−・−ドレイン領域
７−・・−・−一−−−−−−−ソース電極８−・・−
・−・・・・−ドレイン電極９．１１−・−−−−−−
−−・−５ｉ０２膜１０−−−−−−−・−・−・−・
−・・−３ｉＪａ膜である。
Claims (1)
- 【特許請求の範囲】 少なくともその表面が絶縁物から成る基板上に設けられ
ているゲート電極と、 このゲート電極上に設けられているゲート絶縁膜と、 このゲート絶縁膜上に設けられている水素化アモルファ
スシリコン膜から成る活性層と、 この活性層上に設けられているソース領域及びドレイン
領域と、 これらのソース領域及びドレイン領域にそれぞれ設けら
れているソース電極及びドレイン電極と、少なくとも上
記ソース領域及び上記ドレイン領域間における上記活性
層上に設けられているアイソレーション膜とをそれぞれ
具備する薄膜トランジスタにおいて、 上記アイソレーション膜を窒化シリコン膜で構成したこ
とを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051148A JPS61208876A (ja) | 1985-03-14 | 1985-03-14 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051148A JPS61208876A (ja) | 1985-03-14 | 1985-03-14 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208876A true JPS61208876A (ja) | 1986-09-17 |
Family
ID=12878734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60051148A Pending JPS61208876A (ja) | 1985-03-14 | 1985-03-14 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
| US5757028A (en) * | 1994-08-23 | 1998-05-26 | Casio Computer Co., Ltd. | Thin film transistor with reduced leakage current |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| JPS6052057A (ja) * | 1983-09-01 | 1985-03-23 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト電界効果型薄膜トランジスタ |
-
1985
- 1985-03-14 JP JP60051148A patent/JPS61208876A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| JPS6052057A (ja) * | 1983-09-01 | 1985-03-23 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト電界効果型薄膜トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
| US5757028A (en) * | 1994-08-23 | 1998-05-26 | Casio Computer Co., Ltd. | Thin film transistor with reduced leakage current |
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