JPS61210426A

JPS61210426A - 書式変換回路

Info

Publication number: JPS61210426A
Application number: JP60051264A
Authority: JP
Inventors: Noboru Kobayashi; 登小林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-03-14
Filing date: 1985-03-14
Publication date: 1986-09-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は書式変換回路、特に浮動小数点演算を行うディ
ジタル信号処理プロセッサ（以下ＤＳＰという）におい
て、浮動小数点データを設定すると、自動的にそのデー
タを固定小数点データに変換し、ＤＳＰの演算部におい
て何ら変換のための演算操作を必要としない書式変換回
路に関するものである。

〔従来の技術と問題点〕

第４図は一般的な浮動小数点データの説明図。

第５図は従来技術における問題点を説明するための図で
ある。

一般に、電子計算機で扱われる浮動小数点データは９例
えば第４図（イ）に示すように、２の巾乗を表す指数部
と、有効桁のデータ値を表す仮数部とによって表される
。それぞれの先頭ビットＳ１．３２は、符号ビットであ
り、“θ″のとき正。

“ｌ”のとき負である。例えば、指数部が４ビツト９仮
数部が１２ビツトあるとすると、第４図（ロ）図示のよ
うに、ｒＯ，７５Ｘ２弓」は、指数部が“１１０１”、
仮数部が“０１１０００００００００”で表される。

ＤＳＰは９例えば音声信号などに関するデータを、ディ
ジタル値で演算処理する場合に用いられる。従来、この
ような場合に、ＤＳＰでは、データを固定小数点の形式
でもって演算するのが普通であった。しかし、最近、演
算の精度を向上させるために、第４図に示したような浮
動小数点の形式で演算を行うことが考えられている。

しかし、ＤＳＰにおいて、浮動小数点演算を行う場合、
従来２次のような問題があった。

例えば、第５図に示すように、ＤＳＰＩＯにおいて演算
するデータは、Ａ／Ｄ変換器１１により。

アナログ信号がディジタル信号に変換されて入力される
。このデータは、固定小数点の形式をもつ。

そのため、ＤＳＰＩＯは、予めＲＯＭ１２に記憶された
書式変換プログラム１３によって、固定小数点形式のデ
ータを浮動小数点形式に変換し、浮動小数点の形式でも
って演算を行う。

この演算結果は９例えばＤ／Ａ変換器１４を経由して出
力されるが、Ｄ／Ａ変換器１４は、固定小数点形式のデ
ータをアナログ信号に変換する。

そのため、ＤＳＰは、浮動小数点の形式で得られた演算
結果を、書式変換プログラム１３により。

浮動小数点形式から固定小数点形式に変換してから、出
力しなければならない。

即ち、従来方式によれば、書式変換プログラム１３によ
り、浮動小数点データを固定小数点データに変換しなけ
ればならないので、書式変換プログラム１３の処理負担
が大きく、ダイナミックなステップ数の増大により、処
理のスループットが落ちるという問題があった。

また、書式変換プログラム１３を用いないで。

ハードウェアでもって変換する場合９例えば、ＤＳＰＩ
Ｏのマイクロ命令として、変換命令を用意することによ
り、マイクロ命令で処理することが考えられるが、処理
のスループットを上げるためには、命令を並列に処理す
る機構を設ける必要があり、ハードウェア規模が増加す
るという問題がある。

〔問題点を解決するための手段〕

本発明は上記問題点の解決を図り、ＤＳＰがＤ／Ａ変換
器等に出力する割合が、プロセッサのマシンサイクルに
比べて長いことに着目し、自動的に演算結果である浮動
小数点データを、固定小数点形式のデータに変換する手
段を提供する。そのため９本発明の書式変換回路は、第
１図に示すように構成される。

第１図は本発明の概要構成、第２図は本発明の制御動作
を説明するための図を示す。

第１図において、ＣＩは変換対象となる浮動小数点デー
タの指数部が設定されるカウンタ部、Ｒ１は変換対象の
仮数部が設定されるシフトレジスタ部、１は浮動小数点
演算を行うＤＳＰ演算部。

２はＤＳＰの内部バス、３は変換の終了を通知するため
の完了フラグ、４はカウンタ部Ｃ１のカウント動作およ
びシフトレジスタ部Ｒ１のシフト動作を制御するシフト
制御回路を表す。

〔作用〕　　　　　　　　　　　　　　　１、Ｄ　Ｓ　
Ｐ演算部１が１例えば浮動小数点形式の演算結果をＤ／
Ａ変換器等に出力する場合、その浮動小数点データを、
内部バス２を介して、カウンタ部Ｃ１およびシフトレジ
スタ部Ｒ１にセットする。なお、カウンタ部Ｃ１には浮
動小数点データの指数部を、シフトレジスタ部Ｒ１には
浮動小数点データの仮数部をセットする。このセットす
るためのマイクロ命令は９例えば通常のロード命令でよ
い、これにより、以下に詳述するように、シフト制御回
路４が動作し、シフトレジスタ部、Ｒ１上のデニタは、
自動的に固定小数点データに変換される。従って、Ｐｆ
ｆｔ定のサイクルを経過した後に。

単にシフトレジスタ部Ｒ１上のデータをＤ／Ａ変換器等
に送り込めば、浮動小数点形式の演算結果に相当する固
定小数点のデータ値がＤ／Ａ変換器等に出力されること
になる。

例えば、第２図（イ）に示すように、カウンタ部Ｃ１に
浮動小数点データの指数部“１１０１”がセットされ、
シフトレジスタ部Ｒ１に、その仮数部“０１１０１１０
０１０１１″がセットされると、自動的に変換が開始さ
れる。この例では、指数部の符号ビットが“１”である
ため、カウンタ部Ｃ１はカウントアンプの動作を続け、
シフトレジスタ部Ｒ１の内容は、クロック信号ごとに１
ビツトずつ右方向ヘシフトする。カウンタ部ＣＩが、オ
ールＯになると、変換動作は終了し、このときのシフト
レジスタ部Ｒ１の内容は、先にセットした浮動小数点デ
ータに相当する固定小数点データになっている。

第２図（ロ）図示の例は、指数部の符号ビットが′Ｏ”
である場合を示している。このとき、カウンタ部ＣＩは
、カウントアンプを行い、シフトレジスタ部Ｒ１は、左
シフトを行うよう制御される。この場合にも、カウンタ
部Ｃ１の内容がオールＱになると、変換が終了し、変換
結果がシフトレジスタ部Ｒ１上に得られる。

〔実施例〕

第１図に示した実施例は３例えば第３図に示した回路に
より実現される。

カウンタ部Ｃ１に浮動小数点の指数部が設定され、シフ
トレジスタ部Ｒ１に浮動小数点の仮数部が設定されると
き、データセット信号がＬレベルになる。ナントゲート
Ｇ１およびナントゲートＧ２は、制御動作を指示するラ
ンチである。データセット信号がＬレベルになることに
より、ナントゲートＧｌの出力は、Ｈレベルになり、動
作開始が指示される。

ナントゲートＧｌの出力がＨレベルになると。

クロック信号がアンドゲートＧ３およびアンドゲートＧ
５を経て、カウンタ部Ｃ１およびシフトレジスタ部Ｒ１
に供給される。

カウンタ部Ｃ１は、アップ／ダウンカウンタで構成され
る。カウンタ部Ｃ１に設定された指数部の符号ビットＳ
１は、カウンタ部Ｃ１のカウントアンプ／ダウンを定め
る制御信号に用いられ、またシフトレジスタ部Ｒ１のシ
フト方向を定める制御信号に用いられる。符号ビン）Ｓ
ｌが“１”のとき、カウンタ部Ｃ１は、クロック信号に
同期してカウントアンプ動作し、シフトレジスタ部Ｒ１
は、クロック信号に同期して右シフトの動作を行うよう
にされる。なお、シフトレジスタ部Ｒ１の右シフトにお
いて、最上位ビットには、仮数部の符号ビットＳ２が繰
り返される。

一方、指数部の符号ビットＳｌが“０”である場合には
、カウンタ部Ｃ１は、クロック信号に同期してカウント
ダウンするよう制御され、シフトレジスタ部Ｒ１は、左
シフト動作を行う。

カウンタ部Ｃ１の値が、オールＯになると、アンドゲー
トＧ６の出力がＨレベルになる。同様に。

シフトレジスタ部Ｒ１のデータがオール０の場合にも、
オール０／１検出回路６により、オールＯが検出されて
、その出力がＨレベルになる。アンドゲートＧ６または
オール０／１検出回路６の出力のいずれかがＨレベルに
なると、ノアゲートＧ４の出力はＬレベルになり、アン
ドゲートＧ５を介してのクロック信号の供給が停止され
る。

このとき、ノットゲートＧ７を介して、完了フラグ３が
セットされ、変換の完了が通知される。

また、ナントゲートＧ１およびナントゲートＧ２による
ランチ出力は、Ｌレベルになる。なお、完了フラグ３は
、フリップフロップで構成され、データセット時にオフ
状態にされるが、この回路は。

必ずしも必要とされるわけではない。というのは。

本実施例の場合、遅くてもシフトレジスタ部Ｒ１のビッ
ト数に相当するマシンサイクルの経過でもって、変換が
完了していることを確認できるからである。即ち、オー
ル０／１検出回路６は、固定小数点への変換の完了を早
期に検出するために設けられている。

変換の完了後には、シフトレジスタ部Ｒ１には。

通常の２進数で表された固定小数点データが格納されて
いることになる。このデータは、必要に応じてバッファ
５を経て読み出される。

〔発明の効果〕

以上説明したように９本発明によれば、簡単な回路によ
り、浮動小数点データを固定小数点データに変換するこ
とができ、しかも単に浮動小数点データをセットするだ
けで、自動的にセットしたデータが固定小数点データに
なるので、変換の操作が極めて容易になる。また、変換
するためのマイクロ命令が不要であり、処理のスループ
ットが向上する。例えば、音声信号の処理を行うような
通常のディジタル信号処理プロセッサにおいては。

マシンサイクルはメガヘルツのオーダーであり。

一方、Ｄ／Ａ変換器等への出力サイクルは、数キロない
し数十キロヘルツであることが多いので。

変換においてデータオーバラン等が生じるおそれもない
。

【図面の簡単な説明】

第１図は本発明の概要構成、第２図は本発明の制御動作
を説明するための図、第３図は第１図図示実施例の具体
的な詳細回路図、第４図は一般的な浮動小数点データの
説明図、第５図は従来技術における問題点を説明するた
めの図を示す。図中、１はＤＳＰ演算部、２は内部バス、３は完了フラ
グ、４はシフト制御回路、ＣＩはカウンタ部、Ｒ１はシ
フトレジスタ部を表す。特許出願人　　　富士通株式会社代理人弁理士　　森１）寛（外１名）杢発明匂糀饗ｐｋ叡第１　圀・　　　　　　　　　　　　　（イ）（ロン椰明Ｑ刑ＱｐＰ貌哨回＄２図

Claims

【特許請求の範囲】浮動小数点演算を行い、浮動小数点データの演算結果を
固定小数点データに変換するディジタル信号処理プロセ
ッサにおいて、変換対象となる浮動小数点データの指数部が設定される
カウンタ部（Ｃ１）と、変換対象となる浮動小数点データの仮数部が設定される
シフトレジスタ部（Ｒ１）と、上記カウンタ部（Ｃ１）および上記シフトレジスタ部（
Ｒ１）へのデータセットの信号により、上記カウンタ部
（Ｃ１）の内容に応じて、上記シフトレジスタ部（Ｒ１
）の内容を左シフトまたは右シフトする制御を行うシフ
ト制御回路（４）とを備え、上記カウンタ部（Ｃ１）および上記シフトレジスタ部（
Ｒ１）へ設定された浮動小数点データを、固定小数点デ
ータに自動的に変換することを特徴とする書式変換回路
。