JPS61214031A

JPS61214031A - マイクロコンピユ−タの割込み処理方法

Info

Publication number: JPS61214031A
Application number: JP60056709A
Authority: JP
Inventors: Yoshiro Tsuchiyama; 吉朗土山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-03-20
Filing date: 1985-03-20
Publication date: 1986-09-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はマイクロコンピュータの割込み処理方法に関す
るものであり、特にサーボ機構、ロボットなどの制御に
適した割込み処理方法である。

従来の技術従来、サーボ機構などにおける制御、例えばモータの回
転数の精密制御は、ハードウェアにょ９実現されていた
が、近年、マイクロコンピュータの進歩により、ソフト
ウェアでも実現されるようになった。モータの制御方法
として、モータにロータリエンコーダを取付け、回転に
比例したパルスを生ぜしめ、このパルスの間隔を一定に
保つようにモータに加速及び減速指令を与えるものであ
る。したがって、この場合、パルスのタイミングをマイ
クロコンピュータ（以下マイコンと略す）が正確に知る
ことは極めて重要であり、これにより、どれだけ精密に
制御できるかが左右される。

大部分のマイコンは、パルスのタイミングを直接検出す
る機能は有していないが、例えば、インテル社の１チツ
プマイクロコンピユータ、ＭＣ８９６などでは、第７図
に示すように、入力信号のエツジを検出して、そのとき
のタイミングを記憶することが可能になっている。

以下、第７図にもとづき説明する。各入力信号（１〜４
）は変化検出回路（７０１〜７０４）を経てＦＩＦＯ（
Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）７０６に入力
される。またｎビットカウンタ７０５の出力も同様にＦ
　Ｉ　ＦＯ７０６に入力されている。したがってＰ　Ｉ
　Ｆ０７０６のビット幅はｎ＋４ビツトとなる。入力１
〜４のうち何れかが変化すると入力信号値及びｎビット
２進カウンタ値がＦＩＦＯ７０６に書込まれる。すなわ
ち、ＦＩＦＯ７０６に変化した信号情報とそのときの時
刻が蓄積されることになる。Ｆ　Ｉ　ＦＯ７０６に蓄積
された情報量が増加すると割込み要求信号が出されて、
ｃｐＵ（図示せず）に割込みを発生させる。割込み処理
としては、ＦＩＦＯ７０６を順に読出して、それに応じ
た処理を行なう。これにより、入力信号１〜４の変化し
た時刻を容易に知ることができる。

発明が解決しようとする問題点さて、従来例においては、Ｐ　Ｉ　ＦＯ７０６において
、各段全てにわたって、カウンタのビット数と入力信号
の全ビット数との和のビット数が必要であった。このた
め、入力信号の種類が増加すると、Ｐ　Ｉ　ＦＯ７０６
の容量が非常に大きくなるという欠点を有している。

また、ＦＩＦＯを使っているため、その段数分だけ処理
が遅れることになる。特に、殆んど同時に、優先度の異
なる入力が入った場合にも、入った時刻の順にしか処理
ができず、優先度の高い入力に対する処理が遅れないよ
うにするのは、ソフトウェアが複雑になってし捷う。

問題点を解決するための手段上記問題点を解決するために、ｎピノｈカウンタの値を
記憶する手段をそれぞれの入力信号に応じて設け、さら
にそれぞれの入力信号の変化したことを記憶する手段を
設け、少なくともどれかひとつの入力信号の変化により
、ＣＰＵに割込みをかけるものである。

作　　用クロックを計数するｎビットカウンタを有し、ｊ個の外
部入力信号に対して、該入力信号がそれぞれ有効レベル
に変化したことを前記クロックに同期して検出する手段
をｊ個有し１、該検出手段よりの出力信号により前記ｎ
ビットカウンタの出力値をそれぞれラッチするｊ個の出
力制御可能なｎビットラッチと、前記検出手段よりの出
力信号により個々にセットされるｊ個の出力制御可能な
フリップフロップを有し、該フリップフロップの出力と
同リセット入力と前記ｎビットラッチの出力とは、マイ
クロコンピュータのデータバスにつながっており、アド
レスを指定することにより、データの読出し及び書込み
が可能になっている。さらに前記入力信号変化検出手段
よりの出力信号の論理和をとり、該論理和出力によりＣ
ＰＵに割込要求を発生する手段を有するため、ＣＰＵが
割込み処理において、前記ｊ個の７ＩＪ　ツブフロップ
の出力をデータバス上に読出して、セットされているフ
リップ７０ツブに対応した処理を行なうと共に、セット
されているスリップフロップをデータバスを通してリセ
ットする。これにより、ＣＰＵは、ｊ個の入力信号に対
してどの信号がいつ変化したかをただちにかつ容易に知
ることができるものである。

実施例本発明の実施例を図面に基づき説明する。第１図は本発
明の概略構成を示すブロック図である。

外部入力信号１〜４はそれぞれ論理微分回路１〜４に入
力され、レベル変化の検出（一種の微分）回路１１にも
入力され、さらには、ＣＰＵ割込み７　・＼回路５の出力につながっている。このため、論理］・カ
ウンタの値をラッチする。同時に微分パルスが出てもそ
れに対応するランチが同時に作動する。

一方、要因フラグ１１は微分パルスにより、対応するＲ
−Ｓフリップフロップがセットされる。さらに、ＣＰＵ
割込み要求パルス作成回路１２により能を有し、出力を
オフ状態にすることができ、データバスに直結すること
ができる。同様に要因フラグ１１の出力もデータバスに
直結することができる。さらに、要因フラグ１１におい
ては、データバスを通じて、フリップフロップをリセッ
トすることも可能とし、データバスは双方向である。

このデータバスのデータ入出力の切換えは、ＣＰＵより
アドレスを送出し、アドレスデコーダ１３により、どの
ラッチの出力を有効（オン）にするか、さらに要因フラ
グのフリップフロップを読出すか、又はリセットするか
を切換えるものである。

以下、各ブロックの具体的構成を説明する。第２図Ａは
、論理微分回路１〜４の構成を示す回路図である。この
回路はクロックと同期していない入力信号の立」二がり
を検出し、その検出時のクロックの％に相当する幅のパ
ルスを出力するものである。捷ず、入力信号はＤフリッ
プフロップ２１のＤ入力端子及びＡＮＤ回路２２に入力
される。

入力信号がＨｉｇｈレベルとなり、クロックが立上がれ
ば、同図Ｂのａｌに示すように、Ｄフリップフロップ２
１のＱ出力はＬｏｗレベルになる。この状態は入力信号
が再びＬｏｗレベルになった後、クロックの立上がりが
入るまで保持される。スリップフロップ２１のＱ出力と
入力信号はＡＮＤ回路２２に入力される。したがって同
図Ｂに示すようにＡＮＤ回路２２の出力ａ２は、入力信
号が立上がってから、クロックに同期してＱａｌが立下
がるまでの期間、Ｈｉｇｈレベルを保持する。ＡＮＤ回
路２２の出力ａ２はＤフリップフロップ２３のＤ端子に
入力されている。このため、Ｄフリップ９２、−。

フロップ２３のＱ出力は、同図Ｂのｄ３のごとく、１ク
ロック期間のみＬｏｗレベルとなる。さらにＤフリップ
フロップ２３のＱ出力とクロックと一１ＮＯＲ回路２４
に入力することにより、クロックの半分の間だけＨｉｇ
ｈレベルになる出力を得る。このようにして、入力信号
の立下がりを検出して、対応するパルスを出力すること
ができる。

次に第３図Ａ　（ｄ　ｎビットラッチの構成を示す回路
図である。ｎビットカウンタの出力Ｑ１．Ｑ２　　・・
・・ＱｎはそれぞれＤフリップフロップ３０〜３４のＤ
端子に接続されている。−勇者りフリップ７０ツブ３０
〜３４のクロック端子Ｔへは、第２図で説明した論理微
分回路の出力パルスが入ってくる。したがって、微分パ
ルスが立上がると、各Ｄフリップフロップ３０〜３４は
、そのときのカウンタ出力値Ｑ１．　Ｑ２．・・・・・
・Ｑｎ　をランチし、各Ｑ端子からはその保持値が読出
せる。この微分パルスは同図Ｂに示すようにカウンタの
クロックとは逆相になっているため、カウンタ値が変化
するタイミーングとは重ならないようになっている。さ
て、１０　、各フリップフロップ３ｏ〜３４の出力端子Ｑは全て、３
ステートバンフ７３６〜４０を介してデータバスに接続
されている。３ステートバツフア３６〜４ｏの制御入力
は、ラッチ読出しアドレス信号により制御される。すな
わち、このラッチを選択する信号を出した時のみ、Ｄフ
リップフロップ３０〜３４の出力値がデータバスＤ１〜
Ｄｎにのることになる。

第４図は要因フラグの構成を示す回路図である。

第２図で示した論理微分回路の各出力は、それぞれに対
応したＲＳフリップフロップ４１〜４４の各Ｓ端子に入
力される。したがって、論理微分回路よりの出力パルス
が入ると、対応するＲＳフリップフロップがセットされ
る。各Ｒ８フリップフロップ４１〜４４の出力Ｑはそれ
ぞれ３ステートバツフア４６〜４８を介してデータバス
に接続されている。３ステートバツフアの制御端子には
、要因フラグ読出しアドレス信号が接続され、要因フラ
グの読出しを選択するアドレスを送出することにより、
各Ｒ３フリップフロップの出力Ｑのデ１１７、。

一タは、データバス」二に載せられる。さらにデータバ
スの各ラインはＡＮＤゲート４９〜５２に入力されてい
る。各ＡＮＤゲート４９〜５２のもう一方の入力は、書
込み許可信号が入力されている。

この書込み許可信号は、ＡＮＤ回路６３に書込みパルス
信号と、要因フラグ書込みアドレス信号を入力し、その
出力信号として得られるものである。

すなわち、要因フラグ書込みアドレスを送出し、データ
バス上に、リセットするＲＳフリップフロップに対応す
るビットをＨｉｇｈにしたデータを送出して、書込みパ
ルス信号を立上げると、ＲＳフリップフロップ４１〜４
４のうち任意のものをリセットすることができるもので
ある。

第６図ＡはＣＰｔＪ割込み要求信号作成回路の一例を示
す回路図であり、特に１チツプマイクロコンピユータに
追加する場合の構成例である。第２図で示した各論理微
分回路の出力信号をＯＲ回路６ｏに入力し、合成微分パ
ルス信号を得る。マイコンの種類によっては、この合成
微分パルスを直接、割込み要求信号として用いることが
できるものもある。ただ、１チツプマイクロコンビコー
タに追加する場合、この微分パルスでは、幅が狭すぎて
、ＣＰＵに割込みがかからない場合がある。

それは、ＣＰＵにノイズ等で割込みがかからないように
するため、割込パルスの幅が狭い場合は、割込みを受付
けないようにするものである。したがって、この場合、
割込み要求パルスの幅を拡げてやる必要がある。ＯＲ回
路６３、Ｔフリップフロッグ６１．６２で構成されるセ
ルフストップカウンタはそのための回路である。ｚ−１
、カウンタは停止状態にあるものとする。すなわち、Ｔ
フリップフロップ６２の出力Ｑ　ｂ　２　ハＨｉｇｈ　
Ｖ　ヘルにあるものとする。この信号はＯＲ回路６３に
入力されているため、ＯＲ回路６３の出力ｂ３はＨｉｇ
ｈレベルになり、Ｔフリップフロップ６１は反転するこ
とができない。したがってカウンタは動作しない。ここ
で、合成微分パルスｂ　１　カＨｉｇｈレベルになると
、Ｔフリップフロップ６１．６２をリセットする。この
ため、Ｔフリップフロップ６１の出力Ｑｂａ、同６２の
出力ｂ２は全てＬｏｗレベ１３、、−フルになる。このため、ＯＲ回路６３により禁止されてい
たクロック入力は、Ｔフリップフロップ６１に入力され
る。この入力ｂ３が２度立下がりを経るとＴクリップフ
ロンプロ２の出力Ｑｂ２はＨｉｇｈレベルになるので、
Ｈｉｇｈレベルになるト、再ヒクロノク入力がＴフリソ
ゲフロップ６１に入力されなくなり、カウンタは停止す
る。したがってＴフリップフロップ６２の出力Ｑｂ２は
この期間だけＬｏｗレベルに保たれる。第５図Ｂにこの
タイミングを示す。合成微分パルスがクロックに同期し
ていなければ、得られる出力パルス幅は１クロツク相当
と２クロツク相当との間になり、常に同じ幅になるとは
限らないが、本発明では特に問題にはならない。同図Ｂ
においても、ｔｌとｔ２とは明らかに等しくはなってい
ない。これは、回路を簡略化するため、ＯＲ回路６３に
入力するクロックとして、ｎビットカウンタの出力値を
用いているためである。この信号を用いることにより、
Ｔフリップフロップの個数が２ケで済んでいるものであ
る。このように、比較的遅いクロックを用いる１４　、ことにより、パルス幅を拡張することができ、ノイズと
は明らかに区別のできる割込要求パルスが作成される。

第６図は、これまで述べてきたハードウェアにおける、
ＣＰＵにおける割込み処理手順を示すフローチャートで
ある。ＣＰＵが割込みを受理すると、まず、要因フラグ
を読出し、何の信号によって割込みを受理したのかを調
べる。（ブロック７ｏ０）次に読出した要因フラグによ
り、各フリップフロップを調べ、そのフリップフロップ
がセットされていれば、その要因に応じた処理を行なう
。まず、ブロックγ１において、要因１（入力１に対応
）のフリップフロップがセットされていれば、ブロック
７２でその要因に対する処理（例えば、対応するｎビッ
トラッチ値を読出し、前回の値との差を求め、パルス周
期を算出するなどの処理）を行ない、ブロック７３で要
因１のフリップフロップをリセットする。ブロック７１
において要因１のフリップフロップがセットされていな
ければ、何もせずにブロックア４に進む。ブロック７４
，７５゜１５．７６において、要因２に対して、要因１と同様の処理を
行なう。同様の処理を全ての要因に対して行ない、ＣＰ
Ｕは割込み処理を終了する。特にこの場合、同時に多く
の要因が入った場合でも、優先度の高い要因から処理を
行なうことが容易にできる。第６図の例では、要因１が
最も高い優先度になるものである。

発明の詳細な説明した通り、本発明は、従来例の欠点を克服するも
のである。まず、入力信号の増加に対して、フリップフ
ロップの増加が少なくなる。これは従来は（ｎ十ｊ）Ｘ
ｊ個必要であったが、本発明では（ｎ＋１　）Ｘｉ個と
少ない数で実現できる。（ｎはカウンタ及びラッチのビ
ット数、ｊは入力信号の個数である。）さらに本発明では、各々記憶している時刻（力処理を先
に行なうなどの処理が可能であり、高精度な制御分野へ
の適用が容易であるなど多くの効果を奏するものである
。

【図面の簡単な説明】

第１図は、本発明の実施例のハードウェア構成を示すブ
ロック図、第２図Ａは第１図における論理微分回路の構
成例を示す回路図、同図Ｂはそのタイミング図、第３図
Ａは第１図におけるｎビットラッチの回路図、同図Ｂは
そのタイミング図、第４図は第１図における要因フラグ
の構成例を示す回路図、第５図Ａは第１図におけるＣＰ
Ｕ割込要求パルス作成回路の回路図、同図Ｂはそのタイ
ミング図、第６図はＣＰＵの割込み処理手順を示すフロ
ーチャート、第７図は従来例におけるハードウェア構成
を示すブロック図である。１．２，３．４・・・・論理微分回路、５・・・・・・
ｎビ、トカウンタ、６１７１　’１ｉ１１１０．、、、
、、　ｎビットラッチ、１１・・・・・・要因フラグ、
１２・・・・　ＣＰＵ割込み要求パルス作成回路。

Claims

【特許請求の範囲】

クロックを計数する、ｎビットカウンタを有し、ｊ個の
外部入力信号に対して、該入力信号がそれぞれ有効レベ
ルに変化したことを前記クロックに同期して検出する手
段をｊ個有し、該検出手段よりの出力信号により、前記
ｎビットカウンタの出力値をそれぞれラッチするｊ個の
出力制御可能なｎビットラッチと、前記検出手段の出力
信号により個々にセットされるｊ個の出力制御可能なフ
リップフロップを有し、該フリップフロップの出力と同
リセット入力と前記ｎビットラッチの出力とは、双方向
のデータバスに結線され、それぞれアドレスを指定する
ことにより読出し及び書込みできるように設定され、前
記入力信号変化検出手段よりの出力信号の論理和をとり
、該論理和出力によりＣＰＵに割込み要求を発生する手
段を有し、ＣＰＵは割込み処理において前記１個のフリ
ップフロップの内容をデータバスより読出し、セットさ
れているフリップフロップに対応した割込み処理を行な
うと共に、データバスによりセットされているフリップ
フロップをリセットすることを特徴とするマイクロコン
ピュータの割込み処理方法。