JPS61214477A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS61214477A JPS61214477A JP60057360A JP5736085A JPS61214477A JP S61214477 A JPS61214477 A JP S61214477A JP 60057360 A JP60057360 A JP 60057360A JP 5736085 A JP5736085 A JP 5736085A JP S61214477 A JPS61214477 A JP S61214477A
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- Japan
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- concentration
- impurity
- semiconductor layer
- conductivity type
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はＭＯＳ型半導体装置に関し、特に微細化、高
耐圧化、高速化および信頼性の高度化が図れるＭＯＳ型
半導体装置に関するものである。
耐圧化、高速化および信頼性の高度化が図れるＭＯＳ型
半導体装置に関するものである。
［従来の技術］
従来、ＭＯＳ電界効果トランジスタ（以下ＭＯＳＦＥＴ
と記す）の微細化のた・めにＬＤＤ（ＬＩＯｈｔ＋ｙ
Ｑ ｏｐｅｄ ＤＩＨｕｓｉｏｎ）構造（低濃度拡
散層を有する構造）や、Ｇｒａｄｅｄ Ｊｕｎｃｔｉ
ｏｎ （傾斜型接合）構造が使用されている。
と記す）の微細化のた・めにＬＤＤ（ＬＩＯｈｔ＋ｙ
Ｑ ｏｐｅｄ ＤＩＨｕｓｉｏｎ）構造（低濃度拡
散層を有する構造）や、Ｇｒａｄｅｄ Ｊｕｎｃｔｉ
ｏｎ （傾斜型接合）構造が使用されている。
第１図はＬＯＯ構造のＭＯＳＦＥＴを示す断面図である
。図において、ｐ形シリコン基板１上の一部にソース用
高濃度ｎ＋不純物層２．低濃度ｎ−不純物層４が形成さ
れており、またｐ形シリコン基板１上の他の一部に低濃
度ｎ−不純物層４と間隔を隔てて低濃度ｎ−不純物層５
．ドレイン円高濃度ｎ＋不純物層３が形成されている。
。図において、ｐ形シリコン基板１上の一部にソース用
高濃度ｎ＋不純物層２．低濃度ｎ−不純物層４が形成さ
れており、またｐ形シリコン基板１上の他の一部に低濃
度ｎ−不純物層４と間隔を隔てて低濃度ｎ−不純物層５
．ドレイン円高濃度ｎ＋不純物層３が形成されている。
６はゲート絶縁膜であり、７はゲート電極である。
第２図＆ｔ Ｇ ｒａｄｅｄ Ｊ ｕｎｃｔｉｏｎ構造
のＭＯＳＦＥＴを示す断面図である。図において、ｐ形
シリコン基板１上の一部に低濃度ｎ−不純物［４が形成
されており、この不純物層上にソース用高濃度ｎ１不純
物層２が形成されている。またｐ形シリコン基板１上の
他の一部に低部［ｎ−不純物層４と間隔を隔てて低濃度
ｎ−不純物層５が形成されており、この不純物層上にド
レイン円高濃度ｎ＋不純物層３が形成されている。
のＭＯＳＦＥＴを示す断面図である。図において、ｐ形
シリコン基板１上の一部に低濃度ｎ−不純物［４が形成
されており、この不純物層上にソース用高濃度ｎ１不純
物層２が形成されている。またｐ形シリコン基板１上の
他の一部に低部［ｎ−不純物層４と間隔を隔てて低濃度
ｎ−不純物層５が形成されており、この不純物層上にド
レイン円高濃度ｎ＋不純物層３が形成されている。
これらの構造の特徴は、ソース円高濃度ｎ＋不純物層２
およびドレイン用高引Ｉ＋不純物層３のまわりの一部に
あるいはまわり全体に低濃度ｎ−不純物層４Ｆ３よび低
濃度ｎ−不純物層５を付加した点であり、その利点とし
ては、低濃度ｎ−不純物層５によってドレイン円高濃度
ｎ＋不純物層３の空乏層が広がってこの空乏層内での電
界強度が弱くなり、このためソース・ドレイン耐圧の向
上とホットエレクトロンの注入の減少が図れることであ
る。
およびドレイン用高引Ｉ＋不純物層３のまわりの一部に
あるいはまわり全体に低濃度ｎ−不純物層４Ｆ３よび低
濃度ｎ−不純物層５を付加した点であり、その利点とし
ては、低濃度ｎ−不純物層５によってドレイン円高濃度
ｎ＋不純物層３の空乏層が広がってこの空乏層内での電
界強度が弱くなり、このためソース・ドレイン耐圧の向
上とホットエレクトロンの注入の減少が図れることであ
る。
【発明が解決しようとする問題点］
しかしながら、従来のＭＯＳＦＥＴにおいては、ソース
円高濃度ｎ＋不純物層２のまわりの一部にあるいはまわ
り全体に形成された低濃度ｎ−不純物層４での抵抗成分
の増加がＭＯＳＦＥＴのコンダクタンスを大きく低下さ
せるという基本的な欠点があり、このコンダクタンスの
低下はこのＭＯＳＦＥＴをＬＳＩなどで使用する場合に
大きな障害になっている。
円高濃度ｎ＋不純物層２のまわりの一部にあるいはまわ
り全体に形成された低濃度ｎ−不純物層４での抵抗成分
の増加がＭＯＳＦＥＴのコンダクタンスを大きく低下さ
せるという基本的な欠点があり、このコンダクタンスの
低下はこのＭＯＳＦＥＴをＬＳＩなどで使用する場合に
大きな障害になっている。
また、ＬＬＤ構造のＭＯＳＦＥＴではその製造プロセス
が相当複雑になり、Ｇ ｒａｄｅｄ Ｊ ｕｎｃｔｉ
。
が相当複雑になり、Ｇ ｒａｄｅｄ Ｊ ｕｎｃｔｉ
。
ｎ構造のＭＯＳＦＥＴでは低濃度ｎ−不純物層４゜５が
ｐ形シリコン基板１内に深く形成されるためバンチスル
ーが発生しやすいという欠点があった。
ｐ形シリコン基板１内に深く形成されるためバンチスル
ーが発生しやすいという欠点があった。
以上のように、従来のＭＯＳＦＥＴには種々の欠点があ
り、コンダクタンスの低下を生じずに、ＭＯＳ型半導体
装置の微細化、高耐圧化および信頼性の高度化を達成す
ることは基本的に困難であった。
り、コンダクタンスの低下を生じずに、ＭＯＳ型半導体
装置の微細化、高耐圧化および信頼性の高度化を達成す
ることは基本的に困難であった。
この発明は上記のような欠点を除去するためになされた
もので、微細化、高耐圧化、高速化および信頼性の高度
化を図れるＭＯＳ型半導体装１を提供することを目的と
する。
もので、微細化、高耐圧化、高速化および信頼性の高度
化を図れるＭＯＳ型半導体装１を提供することを目的と
する。
［問題点を解決するための手段］
この発明に係るＭＯＳ型半導体装置は、第１１１電形の
半導体基板上に該半導体基板の不純物濃度より不純物濃
度が高い第１導電形の半導体層を形成し、該第１ｓ電形
の半導体層上に不純物濃度が高い第２導電形の第１半導
体層を形成し、上記半導体基板上に上記第１導電形の半
導体層と間隔を隔てて不純物濃度が低い第２導電形の半
導体層を形成し、該第２１！′Ｉｌ形の半導体層上に不
純物濃度が高い第２導電形の第２半導体層を形成し、少
なくとも上記第１導電形の半導体層上および上記半導体
基板上に不純物濃度が低い表面半導体層を形成し、該表
面半導体層の一方側が上記第２導電形の第１半導体層に
接触しその他方側が少なくとも第２導電形の半導体層に
接触するようにし、上記第２導電形の第１半導体層上、
上記表面半導体層上、上記第２導電形の半導体層上およ
び上記第２導電形の第２半導体層上にゲート絶縁膜を形
成し、該ゲート絶縁膜上にゲート電極を形成するように
したものである。
半導体基板上に該半導体基板の不純物濃度より不純物濃
度が高い第１導電形の半導体層を形成し、該第１ｓ電形
の半導体層上に不純物濃度が高い第２導電形の第１半導
体層を形成し、上記半導体基板上に上記第１導電形の半
導体層と間隔を隔てて不純物濃度が低い第２導電形の半
導体層を形成し、該第２１！′Ｉｌ形の半導体層上に不
純物濃度が高い第２導電形の第２半導体層を形成し、少
なくとも上記第１導電形の半導体層上および上記半導体
基板上に不純物濃度が低い表面半導体層を形成し、該表
面半導体層の一方側が上記第２導電形の第１半導体層に
接触しその他方側が少なくとも第２導電形の半導体層に
接触するようにし、上記第２導電形の第１半導体層上、
上記表面半導体層上、上記第２導電形の半導体層上およ
び上記第２導電形の第２半導体層上にゲート絶縁膜を形
成し、該ゲート絶縁膜上にゲート電極を形成するように
したものである。
［作用１
この発明においては、不１ｉｌｌ物濃度が高い第２導電
形の第２半導体層のまわりの不純物濃度が低い第２導電
形の半導体層は、上記第２導電形の第２半導体層の空乏
層を広げてこの空乏層内の電界強度を弱くし衝突電離に
よるキャリアの発生を減少させ、不純物濃度が高い第２
導電形の第１半導体層のまわりの不純物１１度が高い第
１′ｓ電形の半導体層では、上記の発生したキャリアの
一方が集積してもこの部分の電位の変化を最小に抑制す
る。
形の第２半導体層のまわりの不純物濃度が低い第２導電
形の半導体層は、上記第２導電形の第２半導体層の空乏
層を広げてこの空乏層内の電界強度を弱くし衝突電離に
よるキャリアの発生を減少させ、不純物濃度が高い第２
導電形の第１半導体層のまわりの不純物１１度が高い第
１′ｓ電形の半導体層では、上記の発生したキャリアの
一方が集積してもこの部分の電位の変化を最小に抑制す
る。
また、上記第１導電形の半導体層はＭＯＳ型半導体装置
のコンダクタンスを向上させる。
のコンダクタンスを向上させる。
［実施例］
以下、この発明の実ｍ例を図について説明するが、その
前にこの発明の概要について若干説明する。
前にこの発明の概要について若干説明する。
ＭＯＳＦＥＴの耐圧は、ドレイン接合における高電界下
での衝突電離による「なだれ降伏」によって、あるいは
Ｗ突電離で発生した電子−正孔対。
での衝突電離による「なだれ降伏」によって、あるいは
Ｗ突電離で発生した電子−正孔対。
のうち、たとえばｎチャンネルＭＯＳＦＥＴであれば正
孔がドレイン電界によってソース近くまで流れてそこに
高密度で集積し、このためソース近くの基板内部の電位
が上昇してソースから電子が多量に基板に注入されＭＯ
ＳＦＥＴがバイポーラトランジスタのように動作するこ
とによって低下する。特に後者のバイポーラ動作は、短
チャンネルＭＯＳＦＥＴ１．：おいて耐圧低下の主な原
因となっている。この発明はこのＭＯＳＦＥＴのバイポ
ーラ動作をも抑制することができる。すなわち、ドレイ
ン付近の不純物の濃度分布を緩やかに変化させることに
よって電界集中を防ぎ衝突電離による電子−正孔対の発
生をまず抑制する。そして、多量の正孔がソース近くに
集積しても、ソース近くにはｐ＋層があるため基板内部
の電位の上昇が抑制されソースから基板への電子の注入
が発生しない。このように、この発明の構造のＭＯＳＦ
ＥＴは短チャンネルＭＯＳＦＥＴでは不可能であった高
いソース・ドレイン耐圧を実現できることが理論的に明
らかである。
孔がドレイン電界によってソース近くまで流れてそこに
高密度で集積し、このためソース近くの基板内部の電位
が上昇してソースから電子が多量に基板に注入されＭＯ
ＳＦＥＴがバイポーラトランジスタのように動作するこ
とによって低下する。特に後者のバイポーラ動作は、短
チャンネルＭＯＳＦＥＴ１．：おいて耐圧低下の主な原
因となっている。この発明はこのＭＯＳＦＥＴのバイポ
ーラ動作をも抑制することができる。すなわち、ドレイ
ン付近の不純物の濃度分布を緩やかに変化させることに
よって電界集中を防ぎ衝突電離による電子−正孔対の発
生をまず抑制する。そして、多量の正孔がソース近くに
集積しても、ソース近くにはｐ＋層があるため基板内部
の電位の上昇が抑制されソースから基板への電子の注入
が発生しない。このように、この発明の構造のＭＯＳＦ
ＥＴは短チャンネルＭＯＳＦＥＴでは不可能であった高
いソース・ドレイン耐圧を実現できることが理論的に明
らかである。
第１図はこの発明の実施例であるｎチャンネルＭＯＳＦ
ＥＴを示す断面図である。図において、不純物濃度が１
Ｑ Ｉ Ｇ ／ ｃａｌ程度のｐ形シリコン基板１上の
一部に不純物濃度が１０′５〜１０１’７ａｍ”の高濃
度ｐ＋不純物層９が形成されており、この不純物層上に
ソース同高濃度ｎ＋不純物履２が形成されている。また
ｐ形シリコン基板１上の他の一部に高濃度ｐ＋不純物１
１９と間隔を隔テテ不純物濃度が１０＋４〜１０Ｉ６／
Ｃｌ１１′の低濃度ｎ−不純物層８が形成されており、
この不純物層上にドレイン用高ｍａｎ＋不純物層３が形
成されている。高濃度ｐ＋不純物Ｍ９上およびｐ形シリ
コン基板１上に不純物濃度が〜１０”／Ｃ１３のｐ形ま
たはｎ形の低濃度不純物層１０が形成されており、この
不純物層の一方側がソース円高濃度ｎ＋不純物層２に接
触しその他方側が低濃度ｎ−不純物層８に接触している
。ソース円高濃度ｎ＋不純物層２上、低濃度不純物層１
０上、低部ｉ［ｎ−不純物層８上およびドレイン用高濃
度ｎ＋不純物１１３上にゲート絶縁膜６が形成されてお
り、このゲート絶縁膜上にゲート電極７が形成されてい
る。ｐ形シリコン基板１はイオン注入で形成してもよく
、あるいはエピタキシャル成長によって形成してもよい
。またｐ形シリコン基板１内への不純物の導入、すなわ
ちソース円高濃度ｎ＋不純物層２．高漢度ｐ＋不純物層
９．低濃度不純物層１０、低濃度ｎ−不純物層８および
ドレイン円高濃度ｎ＋不純物層３は、イオン注入や拡散
によって形成してもよく、あるいはＭ Ｂ Ｅ （Ｍ
ｏｌｅｃｕｌａｒｌ Ｏｎ Ｂｅａｍ ｌ：、ｐｉ
ｔａｘｉｙ ：分子イオンビームエピタキシ）やＦ Ｉ
Ｂ （Ｆｏｃｕｓｅｄ Ｉ ｏｎ Ｂｅａｍ ：
集束イオンビーム）によって形成してもよい。低濃度ｎ
＋不純物層８はドレイン円高濃度ｎ＋不純物層３の空乏
層を広げてこの空乏層内の電界強度を弱め、ソース・ド
レイン耐圧の低下の原因とな ゛るキャリアの発生
を減少させる。高濃度ｐ１不純物層９はこの発生したキ
ャリアのうち正孔がソース層高ｗｒｅｎ＋不純物眉２前
面に集積しても、高濃度ｐ＋不純物層９のためにソース
円高濃度ｎ＋不純物層２とｐ形シリコン基板１１ＩＩｌ
のビルトイン電圧の低下を防ぎ、ソース円高濃度ｎ＋不
純物層２からｐ形シリコン基板１への電子の流入を防ぐ
。
ＥＴを示す断面図である。図において、不純物濃度が１
Ｑ Ｉ Ｇ ／ ｃａｌ程度のｐ形シリコン基板１上の
一部に不純物濃度が１０′５〜１０１’７ａｍ”の高濃
度ｐ＋不純物層９が形成されており、この不純物層上に
ソース同高濃度ｎ＋不純物履２が形成されている。また
ｐ形シリコン基板１上の他の一部に高濃度ｐ＋不純物１
１９と間隔を隔テテ不純物濃度が１０＋４〜１０Ｉ６／
Ｃｌ１１′の低濃度ｎ−不純物層８が形成されており、
この不純物層上にドレイン用高ｍａｎ＋不純物層３が形
成されている。高濃度ｐ＋不純物Ｍ９上およびｐ形シリ
コン基板１上に不純物濃度が〜１０”／Ｃ１３のｐ形ま
たはｎ形の低濃度不純物層１０が形成されており、この
不純物層の一方側がソース円高濃度ｎ＋不純物層２に接
触しその他方側が低濃度ｎ−不純物層８に接触している
。ソース円高濃度ｎ＋不純物層２上、低濃度不純物層１
０上、低部ｉ［ｎ−不純物層８上およびドレイン用高濃
度ｎ＋不純物１１３上にゲート絶縁膜６が形成されてお
り、このゲート絶縁膜上にゲート電極７が形成されてい
る。ｐ形シリコン基板１はイオン注入で形成してもよく
、あるいはエピタキシャル成長によって形成してもよい
。またｐ形シリコン基板１内への不純物の導入、すなわ
ちソース円高濃度ｎ＋不純物層２．高漢度ｐ＋不純物層
９．低濃度不純物層１０、低濃度ｎ−不純物層８および
ドレイン円高濃度ｎ＋不純物層３は、イオン注入や拡散
によって形成してもよく、あるいはＭ Ｂ Ｅ （Ｍ
ｏｌｅｃｕｌａｒｌ Ｏｎ Ｂｅａｍ ｌ：、ｐｉ
ｔａｘｉｙ ：分子イオンビームエピタキシ）やＦ Ｉ
Ｂ （Ｆｏｃｕｓｅｄ Ｉ ｏｎ Ｂｅａｍ ：
集束イオンビーム）によって形成してもよい。低濃度ｎ
＋不純物層８はドレイン円高濃度ｎ＋不純物層３の空乏
層を広げてこの空乏層内の電界強度を弱め、ソース・ド
レイン耐圧の低下の原因とな ゛るキャリアの発生
を減少させる。高濃度ｐ１不純物層９はこの発生したキ
ャリアのうち正孔がソース層高ｗｒｅｎ＋不純物眉２前
面に集積しても、高濃度ｐ＋不純物層９のためにソース
円高濃度ｎ＋不純物層２とｐ形シリコン基板１１ＩＩｌ
のビルトイン電圧の低下を防ぎ、ソース円高濃度ｎ＋不
純物層２からｐ形シリコン基板１への電子の流入を防ぐ
。
このため、ＭＯＳＦＥＴの高耐圧化ひいては微細化が実
現され、また信頼度の高度化が実現される。
現され、また信頼度の高度化が実現される。
低濃度不純物層１０はｐ形シリコン基板１表面のしきい
値電圧を制御するためのもので、高濃度ｐ“不純物１１
９によるしきい値電圧の上昇を抑制する。また、ソース
用高濃度ｎ＋不純物１Ｉ１２のまねりに高濃度ｐ＋不純
物！１９を形成することによってＭＯＳＦＥＴのコンダ
クタンスが向上し、その高速化が実現されも。
値電圧を制御するためのもので、高濃度ｐ“不純物１１
９によるしきい値電圧の上昇を抑制する。また、ソース
用高濃度ｎ＋不純物１Ｉ１２のまねりに高濃度ｐ＋不純
物！１９を形成することによってＭＯＳＦＥＴのコンダ
クタンスが向上し、その高速化が実現されも。
第２図は、この発明の他の実施例である５ＯＩ（３１１
１ｃｏｎ Ｑｎ Ｉｎ５ｕｌａｔｏｒ）ｎチャンネ
ル間Ｏ８ＦＥＴを示す断面図である。図において、絶縁
物１１上に第１図のｎチャンネル間Ｏ８ＦＥＴと同様な
構造が形成されており、これによってもＭＯＳＦＥＴの
微細化、高耐圧化、高速化および信頼度の高度化が実現
される。
１ｃｏｎ Ｑｎ Ｉｎ５ｕｌａｔｏｒ）ｎチャンネ
ル間Ｏ８ＦＥＴを示す断面図である。図において、絶縁
物１１上に第１図のｎチャンネル間Ｏ８ＦＥＴと同様な
構造が形成されており、これによってもＭＯＳＦＥＴの
微細化、高耐圧化、高速化および信頼度の高度化が実現
される。
上述のような構造の作用は、ソース側またはドレイン側
の構造のみを単独で採用してもバンチスルー発生による
耐圧低下や接合耐圧の低下を招き、この発明のような効
果は期待できない。すなわち、この発明の特徴はＭＯＳ
ＦＥＴの耐圧低下をその原因となる正孔の発生と正孔の
持つ正電荷の影響を抑制することによって実現し、キャ
リアの発生を防ぐことによってホットエレクトロンの発
生も同時に減少させて信頼度の高度化を図り、さらにソ
ースのまわりにｐ＋層を形成することによって低抵抗化
を図りコンダクタンスの向上を実現する、高性能微細化
ＭＯＳＦＥＴである。
の構造のみを単独で採用してもバンチスルー発生による
耐圧低下や接合耐圧の低下を招き、この発明のような効
果は期待できない。すなわち、この発明の特徴はＭＯＳ
ＦＥＴの耐圧低下をその原因となる正孔の発生と正孔の
持つ正電荷の影響を抑制することによって実現し、キャ
リアの発生を防ぐことによってホットエレクトロンの発
生も同時に減少させて信頼度の高度化を図り、さらにソ
ースのまわりにｐ＋層を形成することによって低抵抗化
を図りコンダクタンスの向上を実現する、高性能微細化
ＭＯＳＦＥＴである。
なお、ソース用高漢度ｎ＋不粍物層２とドレイン用高濃
度ｎ＋不純物＠３の深さは異なってもよく、たとえばソ
ース用高濃度ｎ＋不純物層２Ｉ３よび高濃度ｐ＋不純物
層９の深さをドレイン用高晴度ｎ＋不純物層３および低
濃度ｎ−不不純物日の深さより浅くすることによって、
コンダクタンスの低下を防ぎながらパンチスルーによる
耐圧低下を一層効果的に防止することができる。
度ｎ＋不純物＠３の深さは異なってもよく、たとえばソ
ース用高濃度ｎ＋不純物層２Ｉ３よび高濃度ｐ＋不純物
層９の深さをドレイン用高晴度ｎ＋不純物層３および低
濃度ｎ−不不純物日の深さより浅くすることによって、
コンダクタンスの低下を防ぎながらパンチスルーによる
耐圧低下を一層効果的に防止することができる。
また、上記実施例では、ソース円高濃度ｎ＋不純物層２
およびドレイン層高１１度０４″不純物層３のまわり全
体に高温度ｐ＋不純物層９および低濃度ｎ−不純物Ｎ８
を形成する場合について説明したが、ソース用高濃度ｎ
＋不純物１１２６よびドレイン用高引Ｉ＋不純物１１３
のまわりの一部に高１１度り＋不純物ｗ９および低濃度
ｎ−不純物履８を形成する場合についても、上記実施例
と同様の効果を奏する。
およびドレイン層高１１度０４″不純物層３のまわり全
体に高温度ｐ＋不純物層９および低濃度ｎ−不純物Ｎ８
を形成する場合について説明したが、ソース用高濃度ｎ
＋不純物１１２６よびドレイン用高引Ｉ＋不純物１１３
のまわりの一部に高１１度り＋不純物ｗ９および低濃度
ｎ−不純物履８を形成する場合についても、上記実施例
と同様の効果を奏する。
また、上記実施例では、ｎチャンネルＭＯＳＦＥＴの場
合について説明したが、各部をｐ形からｎ形にｎ形から
ｐ形にしたｐチャンネルＭＯＳＦＥＴについてもこの発
明は適用できる。
合について説明したが、各部をｐ形からｎ形にｎ形から
ｐ形にしたｐチャンネルＭＯＳＦＥＴについてもこの発
明は適用できる。
［発明の効果１
以上のようにこの発明によれば、第１導電形の半導体基
板上に該半導体基板の不純物濃度より不純物濃度が高い
第１導電形の半導体層を形成し、該第１導電形の半導体
層上に不純物濃度が高い第２導電形の第１半導体層を形
成し、上記半導体基板上に不純物濃度が低い第２導電形
の半導体層を形成し、該第２導電形半導体層上に不純物
濃度が高い第２導電形の第２半導体層を形成したので、
上記第２導電形の半導体層は、上記第２導電形の第２半
導体層の空乏層を広げてこの空乏層内の電界強度を弱ク
シ衝突電離によるキャリアの発生を減少させ、上記第１
導電形の半導体層では、上記の発生したキャリアの一方
が集積してもこの部分の電位の変化を最小に抑制する。
板上に該半導体基板の不純物濃度より不純物濃度が高い
第１導電形の半導体層を形成し、該第１導電形の半導体
層上に不純物濃度が高い第２導電形の第１半導体層を形
成し、上記半導体基板上に不純物濃度が低い第２導電形
の半導体層を形成し、該第２導電形半導体層上に不純物
濃度が高い第２導電形の第２半導体層を形成したので、
上記第２導電形の半導体層は、上記第２導電形の第２半
導体層の空乏層を広げてこの空乏層内の電界強度を弱ク
シ衝突電離によるキャリアの発生を減少させ、上記第１
導電形の半導体層では、上記の発生したキャリアの一方
が集積してもこの部分の電位の変化を最小に抑制する。
また、上記第１導電形の半導体層はＭＯＳＦＥＴのコン
ダクタンスを向上させる。°このため、微細化、高耐圧
化。
ダクタンスを向上させる。°このため、微細化、高耐圧
化。
高速化、および信頼度の高度化が図れるＭＯＳ ＦＥＴ
を従来のＭＯＳ Ｆ Ｅ Ｔより簡単な製造方法により
しかも精度良く作ることができる。
を従来のＭＯＳ Ｆ Ｅ Ｔより簡単な製造方法により
しかも精度良く作ることができる。
第１図は、この発明の実施例であるｎチャンネル間Ｏ８
ＦＥＴを示す断面図である。 第２図は、この発明の他の実施例である５ＯＩｎチャン
ネルＭＯＳＦＥＴを示す断面図である。 第３図は、従来のＬＤＤ構造のＭＯＳＦＥＴを示す断面
図である。 第４図は、従来のＱ ｒａｄｅｄ Ｊ ｕｎｃｔｉｏｎ
構造のＭＯＳＦＥＴを示す断面図である。 図において、１はｐ形シリコン基板、２はソース円高濃
度ｎ＋不純物層、３はドレイン同高濃度ｎ＋不純物層、
４．５は低部［ｎ−不純物層、６はゲート絶縁膜、７は
ゲート電極、８は低濃度ｎ−不純物層、９は高濃度ｐ＋
不純物層、１０は低濃度不純物層である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１図 第２図 １に−ａ＠ 第３図 第４図
ＦＥＴを示す断面図である。 第２図は、この発明の他の実施例である５ＯＩｎチャン
ネルＭＯＳＦＥＴを示す断面図である。 第３図は、従来のＬＤＤ構造のＭＯＳＦＥＴを示す断面
図である。 第４図は、従来のＱ ｒａｄｅｄ Ｊ ｕｎｃｔｉｏｎ
構造のＭＯＳＦＥＴを示す断面図である。 図において、１はｐ形シリコン基板、２はソース円高濃
度ｎ＋不純物層、３はドレイン同高濃度ｎ＋不純物層、
４．５は低部［ｎ−不純物層、６はゲート絶縁膜、７は
ゲート電極、８は低濃度ｎ−不純物層、９は高濃度ｐ＋
不純物層、１０は低濃度不純物層である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１図 第２図 １に−ａ＠ 第３図 第４図
Claims (1)
- 【特許請求の範囲】 第１導電形の半導体基板と、 前記半導体基板上に形成され、該半導体基板の不純物濃
度より不純物濃度が高い第１導電形の半導体層と、 前記不純物濃度が高い第１導電形の半導体層上に形成さ
れる不純物濃度が高い第２導電形の第１半導体層と、 前記半導体基板上に前記不純物濃度が高い第１導電形の
半導体層と間隔を隔てて形成される不純物濃度が低い第
２導電形の半導体層と、 前記不純物濃度が低い第２導電形の半導体層上に形成さ
れる不純物濃度が高い第２導電形の第２半導体層と、 少なくとも前記不純物濃度が高い第１導電形の半導体層
上および前記半導体基板上に形成され、かつ一方側が前
記不純物濃度が高い第２導電形の第１半導体層に接触し
他方側が少なくとも前記不純物濃度が低い第２導電形の
半導体層に接触している不純物濃度が低い表面半導体層
と、 前記不純物濃度が高い第２導電形の第１半導体層上、前
記不純物濃度が低い表面半導体層上、前記不純物濃度が
低い第２導電形の半導体層上および前記不純物濃度が高
い第２導電形の第２半導体層上に形成されるゲート絶縁
膜と、 前記ゲート絶縁膜上に形成されるゲート電極とを備えた
ＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057360A JPS61214477A (ja) | 1985-03-19 | 1985-03-19 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057360A JPS61214477A (ja) | 1985-03-19 | 1985-03-19 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214477A true JPS61214477A (ja) | 1986-09-24 |
Family
ID=13053409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057360A Pending JPS61214477A (ja) | 1985-03-19 | 1985-03-19 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214477A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141372A (ja) * | 1986-12-04 | 1988-06-13 | Seiko Instr & Electronics Ltd | 絶縁ゲート電界効果トランジスタの製造方法 |
| EP0583897A3 (en) * | 1992-08-03 | 1994-08-17 | Hughes Aircraft Co | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| WO2004070847A1 (ja) * | 2003-02-07 | 2004-08-19 | Matsushita Electric Industrial Co., Ltd. | 電界効果トランジスタ及びその製造方法、相補型電界効果トランジスタ |
-
1985
- 1985-03-19 JP JP60057360A patent/JPS61214477A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141372A (ja) * | 1986-12-04 | 1988-06-13 | Seiko Instr & Electronics Ltd | 絶縁ゲート電界効果トランジスタの製造方法 |
| EP0583897A3 (en) * | 1992-08-03 | 1994-08-17 | Hughes Aircraft Co | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| US5527721A (en) * | 1992-08-03 | 1996-06-18 | Hughes Aircraft Company | Method of making FET with two reverse biased junctions in drain region |
| WO2004070847A1 (ja) * | 2003-02-07 | 2004-08-19 | Matsushita Electric Industrial Co., Ltd. | 電界効果トランジスタ及びその製造方法、相補型電界効果トランジスタ |
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