JPS61216340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61216340A JPS61216340A JP60057446A JP5744685A JPS61216340A JP S61216340 A JPS61216340 A JP S61216340A JP 60057446 A JP60057446 A JP 60057446A JP 5744685 A JP5744685 A JP 5744685A JP S61216340 A JPS61216340 A JP S61216340A
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- JP
- Japan
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- insulating film
- semiconductor
- epitaxial layer
- epitaxial layers
- substrate
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 21
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
Landscapes
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１」ＬＥｏ別」し妃！
本発明はＩＣなどの半導体装置の製造方法に関する。
盪米夏技血
モノリシックＩＣのように１つの一導電型半導体基板に
、多数の半導体素子を不純物選択拡散で形成する場合は
、半導体基板の素子間をＰ−Ｎ接合の逆バイアスによる
絶縁領域で予め絶縁区分しておくことが一般に行われて
いる。
、多数の半導体素子を不純物選択拡散で形成する場合は
、半導体基板の素子間をＰ−Ｎ接合の逆バイアスによる
絶縁領域で予め絶縁区分しておくことが一般に行われて
いる。
例えばＩＣやＬＳＩなどに含まれるトランジスタ素子の
構造例を第８図を参照し乍ら説明すると、図において、
（１）は半導体基板、例えばＰ−型サブストレート、（
２）はサブストレー）（１）の表層部に部分的に高濃度
のＰ型不純物を埋め込んだＮ＋型埋込拡散領域、（３）
はサブストレート（１）上に成長させたＮ−型エピタキ
シャル層、（４）はエピタキシャル層（３）にＰ型不純
物を選択拡散して形成した絶縁領域で、その下部はＰ−
型サブストレート（１）に達する。（５）はエピタキシ
中ル層（３）の絶縁領域（４）で囲まれて他より絶縁区
分されたコレクタ領域、（６）及び（７）はコレクタ領
域（５）の表層部にＰ全不純物とＮ型不純物を順次選択
拡散して形成したベース領域及びエミッタ領域、（８）
はコレクタ領域（５）の表層部の一部にＮ型不純物を選
択的に拡散して形成したコレクタ接触領域である。
構造例を第８図を参照し乍ら説明すると、図において、
（１）は半導体基板、例えばＰ−型サブストレート、（
２）はサブストレー）（１）の表層部に部分的に高濃度
のＰ型不純物を埋め込んだＮ＋型埋込拡散領域、（３）
はサブストレート（１）上に成長させたＮ−型エピタキ
シャル層、（４）はエピタキシャル層（３）にＰ型不純
物を選択拡散して形成した絶縁領域で、その下部はＰ−
型サブストレート（１）に達する。（５）はエピタキシ
中ル層（３）の絶縁領域（４）で囲まれて他より絶縁区
分されたコレクタ領域、（６）及び（７）はコレクタ領
域（５）の表層部にＰ全不純物とＮ型不純物を順次選択
拡散して形成したベース領域及びエミッタ領域、（８）
はコレクタ領域（５）の表層部の一部にＮ型不純物を選
択的に拡散して形成したコレクタ接触領域である。
（９）はエピタキシャル層（３）上に形成された５ｉ０
２等の絶縁膜、（１０） （１１） （１２）は絶
縁膜（９）を部分的に除去して露出したベース、エミッ
タ、コレクタの各領域（６）（７）（８）上に形成した
Ａｊ’４着膜によるベース、エミッタ、コレクタの各電
極である。
２等の絶縁膜、（１０） （１１） （１２）は絶
縁膜（９）を部分的に除去して露出したベース、エミッ
タ、コレクタの各領域（６）（７）（８）上に形成した
Ａｊ’４着膜によるベース、エミッタ、コレクタの各電
極である。
（°゛ 赴１点
上記のようなトランジスタ素子Ｔｌはその近くのエピタ
キシャル層（３）に不純物選択拡散で形成された半導体
素子Ｔ２ ’ｒａ −・・と絶縁領域（４）でもって電
気的に絶縁分離されて特性の安定化が図られているが、
このような半導体基板内のＰ−Ｎ接合逆バイアスによる
絶縁分離法には次の問題があった。
キシャル層（３）に不純物選択拡散で形成された半導体
素子Ｔ２ ’ｒａ −・・と絶縁領域（４）でもって電
気的に絶縁分離されて特性の安定化が図られているが、
このような半導体基板内のＰ−Ｎ接合逆バイアスによる
絶縁分離法には次の問題があった。
第一に、半導体素子間の絶縁領域は不純物拡散領域のた
め幅が広くならざるを得ず、これがため１つの半導体素
子を絶縁分離するのに大きなスペースが必要で、１つの
半導体基板における半導体素子の高密度配置化を難しく
していた。
め幅が広くならざるを得ず、これがため１つの半導体素
子を絶縁分離するのに大きなスペースが必要で、１つの
半導体基板における半導体素子の高密度配置化を難しく
していた。
第二に、Ｐ−Ｎ接合の逆バイアスによる絶縁分離では寄
生トランジスタ効果（寄生ＰＮＰ効果）等のＰ−Ｎ接合
に伴う問題があって耐圧を大きくすることが難しかった
。
生トランジスタ効果（寄生ＰＮＰ効果）等のＰ−Ｎ接合
に伴う問題があって耐圧を大きくすることが難しかった
。
° めの
本発明は上記問題点に鑑み、これを次の（５１）〜（ｆ
）の各工程で半導体装置を製造することにより解決した
ものである。
）の各工程で半導体装置を製造することにより解決した
ものである。
（ａ） 半導体基板上全面に酸化膜等の第１の絶縁膜
を形成する工程。
を形成する工程。
−） 第１の絶縁膜上に選択的に第１のエピタキシャル
層を形成する工程。
層を形成する工程。
（０） 第１のエピタキシャル層の全表面と第１の絶
縁膜の露呈部分上にＣＶＤ法で第２の絶縁膜を形成する
工程。
縁膜の露呈部分上にＣＶＤ法で第２の絶縁膜を形成する
工程。
（ｄ） 第２の絶縁膜上全面に第２のエピタキシャル
層を形成する工程。
層を形成する工程。
（ｅ） 第２のエピタキシャル層を第１のエピタキシ
ャル層の表層部が露呈する深さまで研芽する工程。
ャル層の表層部が露呈する深さまで研芽する工程。
（ｆ） 残った第１、第２のエピタキシャル層にその
研磨面より不純物を選択拡散して半導体素子を形成する
工程。
研磨面より不純物を選択拡散して半導体素子を形成する
工程。
立且
上記（シ）〜（ｆ）の各工程による製法によると研摩の
（＠）工程の段階で半導体基板上で第１と第２のエピタ
キシャル層が第１、第２の絶縁膜で完全に絶縁区分され
′ζ同一平面上で並び、この区分された各々のエピタキ
シャル層に半導体素子が形成される。この素子間を絶縁
区分する絶縁膜は酸化膜、窒化膜などの絶縁耐圧に優れ
た薄膜であり、従つて半導体素子間を絶縁するスペース
が小さくでき、且つ耐圧向上が容易となる。
（＠）工程の段階で半導体基板上で第１と第２のエピタ
キシャル層が第１、第２の絶縁膜で完全に絶縁区分され
′ζ同一平面上で並び、この区分された各々のエピタキ
シャル層に半導体素子が形成される。この素子間を絶縁
区分する絶縁膜は酸化膜、窒化膜などの絶縁耐圧に優れ
た薄膜であり、従つて半導体素子間を絶縁するスペース
が小さくでき、且つ耐圧向上が容易となる。
１１皿
本発明方法の具体的実施例を第１図乃至第７図に基づき
以下説明する。
以下説明する。
先ず第１図に示す半導体基板例えばＮ型サブストレート
（１３）を用意し、このサブストレート（１３）上に第
２図に示すように第１の絶縁膜（１４）を熱酸化法で形
成する。この第１の絶縁膜（１４）の厚さは約ｌＯμ−
程度と一般の酸化膜より少し厚目に形成することが望ま
しい。
（１３）を用意し、このサブストレート（１３）上に第
２図に示すように第１の絶縁膜（１４）を熱酸化法で形
成する。この第１の絶縁膜（１４）の厚さは約ｌＯμ−
程度と一般の酸化膜より少し厚目に形成することが望ま
しい。
次に第３図に示すように第１の絶縁膜（１４）上にＮ型
の第１のエピタキシャル層（１５） ｔ−選択的に成長
させて形成する。この第１のエピタキシャル層（１５）
の形成は第１の絶縁ＩＱ（１４）上を部分的にマスキン
グして行えばよい。
の第１のエピタキシャル層（１５） ｔ−選択的に成長
させて形成する。この第１のエピタキシャル層（１５）
の形成は第１の絶縁ＩＱ（１４）上を部分的にマスキン
グして行えばよい。
次に第１のエピタキシャル層（１５）の全表面と第１の
エピタキシャル層（１５）の非形成部分である第１の絶
縁ＦＪ （１４）の露呈部分（ｍ）上に第４図に示すよ
うに２の絶縁１ｒｉ！（１Ｂ）を形成する。この第２の
絶縁Ｉｌｌ （１６）はＣＶ Ｄ （Ｃｈｅｓ＋１ｃａ
ｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で数μ−の厚
さで形成すればよい。
エピタキシャル層（１５）の非形成部分である第１の絶
縁ＦＪ （１４）の露呈部分（ｍ）上に第４図に示すよ
うに２の絶縁１ｒｉ！（１Ｂ）を形成する。この第２の
絶縁Ｉｌｌ （１６）はＣＶ Ｄ （Ｃｈｅｓ＋１ｃａ
ｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で数μ−の厚
さで形成すればよい。
そして第５図に示すように第２の絶縁ｙｌ！７４（１６
）上全面にＮ型の第２のエピタキシャル層（１７）を成
長させ形成する。この第２のエピタキシャル層（１７）
の厚さは第１のエピタキシャル層（１５）の厚さと同程
度に設定される。
）上全面にＮ型の第２のエピタキシャル層（１７）を成
長させ形成する。この第２のエピタキシャル層（１７）
の厚さは第１のエピタキシャル層（１５）の厚さと同程
度に設定される。
次に第２のエピタキシャル層（１７）を第５図の破線矢
印で示す位置、即ち第１のエピタキシャル層（１５）の
上面の第２の絶縁膜（１６）が除去され第２のエピタキ
シャル層（１５）の表層部が露呈する位置まで研磨する
。この研磨はダイヤモンド等の砥粒を使ったボリッシ研
磨法などで行われ、この研磨にて第６図に示すように第
１、第２のエピタキシャル層（１５） （１７）が第
２の絶縁１ｍｌ （１６）で絶縁分離されて同一平面上
に並ぶ。
印で示す位置、即ち第１のエピタキシャル層（１５）の
上面の第２の絶縁膜（１６）が除去され第２のエピタキ
シャル層（１５）の表層部が露呈する位置まで研磨する
。この研磨はダイヤモンド等の砥粒を使ったボリッシ研
磨法などで行われ、この研磨にて第６図に示すように第
１、第２のエピタキシャル層（１５） （１７）が第
２の絶縁１ｍｌ （１６）で絶縁分離されて同一平面上
に並ぶ。
最後に第７図に示すように各々に絶縁区分された第１、
第２エピタキシャル層（１５） （１７）に不純物を
選択拡散し、例えば、２層（６）（ベース）、Ｎ層（７
）（エミッタ）、接触領域（８） （コレクタコンタク
ト）、さらに各電極（１０） （１１） （１２）
を形成して各種の半導体素子Ｔ１°Ｔ２゛・・・を形成
する。いま第７図の１つの半導体素子Ｔｌ゛が第８図の
トランジスタ素子Ｔ里と同一のものとすると、この半導
体素子Ｔ１ ’を他の半導体素子Ｔ２ ”ｒａ ’・・
・から絶縁するものは幅が数μｍと小さい第２の絶縁ｆ
ｆｌ （１６）であるので、各半導体素子’ｒｔ Ｔ。
第２エピタキシャル層（１５） （１７）に不純物を
選択拡散し、例えば、２層（６）（ベース）、Ｎ層（７
）（エミッタ）、接触領域（８） （コレクタコンタク
ト）、さらに各電極（１０） （１１） （１２）
を形成して各種の半導体素子Ｔ１°Ｔ２゛・・・を形成
する。いま第７図の１つの半導体素子Ｔｌ゛が第８図の
トランジスタ素子Ｔ里と同一のものとすると、この半導
体素子Ｔ１ ’を他の半導体素子Ｔ２ ”ｒａ ’・・
・から絶縁するものは幅が数μｍと小さい第２の絶縁ｆ
ｆｌ （１６）であるので、各半導体素子’ｒｔ Ｔ。
・・・の配置間隔が大幅に縮小化されて素子の高密度配
置化が実現できることが分る。
置化が実現できることが分る。
３里坐蓋来
本発明によれば半導体基板に複数の半導体素子を高密度
に配置することができて、半導体装置（ベレット）の小
形化や、１枚の半導体ウェー八から製造される半導体装
置（ベレット）の数が増大して量産性が良くなる。また
半導体基板における半導体素子間を絶縁するのが極めて
薄くしかも高抵抗の酸化膜や窒化膜等の絶縁膜であるの
で、高耐圧化が図れる。
に配置することができて、半導体装置（ベレット）の小
形化や、１枚の半導体ウェー八から製造される半導体装
置（ベレット）の数が増大して量産性が良くなる。また
半導体基板における半導体素子間を絶縁するのが極めて
薄くしかも高抵抗の酸化膜や窒化膜等の絶縁膜であるの
で、高耐圧化が図れる。
第１図乃至第７図は本発明の詳細な説明するための各工
程での半導体基板の部分断面図、第８図は半導体装置の
部分断面図である。 （１３） −・半導体基板、（１４）・−・第１の絶縁
膜、（１５）・−・第１のエピタキシャル層、（１６）
・−・第２の絶縁膜、（１７）・−・第２のエピタキシ
ャル層、Ｔ、”ｒ２”ｒ３’・−・半導体素子。 第１図 第２図 第３図
程での半導体基板の部分断面図、第８図は半導体装置の
部分断面図である。 （１３） −・半導体基板、（１４）・−・第１の絶縁
膜、（１５）・−・第１のエピタキシャル層、（１６）
・−・第２の絶縁膜、（１７）・−・第２のエピタキシ
ャル層、Ｔ、”ｒ２”ｒ３’・−・半導体素子。 第１図 第２図 第３図
Claims (1)
- （１）半導体基板上全面に第１の絶縁膜を形成する工程
、 第１の絶縁膜上に選択的に第１のエピタキシャル層を形
成する工程、 第１のエピタキシャル層表面と第１の絶縁膜の露呈部分
上に第２の絶縁膜を形成する工程、第２の絶縁膜上に第
２のエピタキシャル層を形成する工程、 第２のエピタキシャル層を第１のエピタキシャル層の上
層部が露呈する深さまで研磨する工程、 第１と第２のエピタキシャル層にその研磨面より不純物
を選択拡散して半導体素子を形成する工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057446A JPS61216340A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057446A JPS61216340A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216340A true JPS61216340A (ja) | 1986-09-26 |
Family
ID=13055884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057446A Pending JPS61216340A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216340A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468674A (en) * | 1994-06-08 | 1995-11-21 | The United States Of America As Represented By The Secretary Of The Navy | Method for forming low and high minority carrier lifetime layers in a single semiconductor structure |
| US5476809A (en) * | 1993-05-22 | 1995-12-19 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| KR100234211B1 (ko) * | 1991-10-16 | 1999-12-15 | 이데이 노부유끼 | 반도체 메모리 장치의 제조방법 |
-
1985
- 1985-03-20 JP JP60057446A patent/JPS61216340A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234211B1 (ko) * | 1991-10-16 | 1999-12-15 | 이데이 노부유끼 | 반도체 메모리 장치의 제조방법 |
| US5476809A (en) * | 1993-05-22 | 1995-12-19 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US5468674A (en) * | 1994-06-08 | 1995-11-21 | The United States Of America As Represented By The Secretary Of The Navy | Method for forming low and high minority carrier lifetime layers in a single semiconductor structure |
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