JPS61223896A

JPS61223896A - ｎ進数表示方式

Info

Publication number: JPS61223896A
Application number: JP6593585A
Authority: JP
Inventors: 庄司松尾
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1986-10-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、セグメント表示方式による表示装置が備えら
れた小型電子式計は機において、例えば１６進数表示等
のル進数表示を行なうル進敬表示方式に関する。

〔従来技術とその間照点〕

近年、例えばＯ〜９の数字とＡ〜Ｆのアルファベット文
字により表現される１６進数のようなル連数表示機能が
備えられた小型電子式計算機が提供されている。ところ
で、従来上記のような１６進数表示が可能であるセグメ
ント表示方式を用いた計算機のル進数表示方式にあって
は、該計蝶機に備えられたＲＡＭ（ランダムアクセスメ
モリ）において＃数あるいは演算結果等の表示データを
記憶するレジスタと、１６進数嚢示あるいは１０進数表
示のいずれか一方を指定する１６逆数−１０進数指定デ
ーダおよびゼロサプレス等のためのブランク信器データ
を記憶するレジスタと、小数点データおよび記号表示デ
ータを記憶するレジスタの３本のレジスタを使用し、上
記それぞわのレジスタ内のデータを所定のタイミング信
号に従って表示処理回路へ出力し、該表示処理回路によ
りデコート°された信号に基づき表示部において所定の
キヤラクダ表示が得られるように構成されている。

しかしながら、上述したような１６進数表示方式にあっ
ては、並列４ビツトの表示データおよび１６進数−１０
進数指定デーダとブランク信号データを同一タイミング
で表示処理回路に出力しなければならないためにＲＡＭ
から表示処理回路への出力が６ビツトになるのであるが
、通常ＲＡＭのデータ入力が４ビツトであるために、上
述したようなデータを並列に出力するためにはＲＡＭが
２個必要となり、また４ビット単位で入力されたデータ
を６ビツトで出力するための制御回路が複雑になる等の
問題を有するものであった。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたものであって、そ
の目的とするところは、ＲＡＭからの出力信書を４ビツ
トで構成した場合にあってもｎｆｉ数表示を可能にする
ことであり、延いては１−ＲＡＭ方式で５駆動させるこ
とであろう〔発明の要点〕本発明は、上述した目的を達成するために、ＲＡＭにお
いて表示データを記憶する第１のレジスタと、小数点デ
ータ、記号表示データ、１６進数−１０進数指定データ
およびブランク信号を記憶する第２のレジスタの２本の
レジスタを使用し、データ選択出力手段によって上記第
１ないし第２のレジスタに記憶されているデータを１サ
イクル内で時分割的に選択して順次出力させるとともに
、一時記憶手段により上記第２のレジスタから出力され
た１６進数−１０進数指定データとブランク信号とを一
時記憶し、その後ＲＡＭから出力される第１および第２
のレジスタ内のデータとともに　　　“表示処理手段に
供給する構成とした。

〔実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は本発明による１６進数表示方式を示すものであ
り、この図に示す符妥１は各種マイクロ命令がストアさ
れているＲＯＭ　（リーンオンリーメモリ）、２は種々
のレジスタが行方向に配設されたＲＡＭ（ランダムアク
セスメモリ）、３は３相ないし４相のタイミング信号を
出力するタイミング信号発生回路である。上記ＲＯＭ１
からは、ＲＡＭ２における所定レジスタの行アドレスを
指定する信号（ＦｔＬ）および表示命令信号（ＤｚｓＰ
）が出力される。上記ＲＡＭ２における所定レジスタの
行アドレスを指定する信号（Ｆｕ）は、ＲＯＭ１の行ア
ドレス出力端Ｆｌ〜Ｆ３から並列３ビツトのデータとし
て出力されるものであり、行アドレス出力端Ｆｘ、Ｆ２
からの出力信号はＲＡＭ２の行アドレス入力端Ａ　Ｉ　
、　Ａ　２に直接供給される一方、行アドレス出力端Ｆ
３の出力信号はアンドゲート４の第１入力端に印加され
オアゲート５を介してＲＡＭ２の行アドレス入力端Ａ３
に供給される。ニガ、上記表示命令信置（ＤｉＪＰＰ）
　Ｇ大、タイミング信号発生回路３、フリップフロップ
６およびアンドゲート７の第１入力端にそれぞれ印加さ
れるとともに、インバータ８を介してアンドゲート４の
第２入力端に印加される。また、上記タイミング信号発
生回路３は３個のフリップ７０ツブ３ｃＬ〜３Ｃを有し
てなるもので、それぞれのフリップフロップ３α〜３Ｃ
のリセット入力端ＢにはクロックφＯが印加される。そ
して、上２フリップフロップ３αの出力信号はタイミン
グ信号ｔｗとして出力される一方、フリップフロップ３
ｂの入力端およびトランスファゲート３ｄ、更にノアゲ
ート３ｇの入力端に供給される。ここで、上記トランス
ファゲート３ｄは、インバータ３ｆを介して供給される
表示命令信号（ＤｃｙＰ）により開閉制御されるもので
あり、該トランスファゲート３ｄの出力信号はフリップ
フロップ３Ｃの入力端および上記ノアゲート３Ｃの入力
端にそれぞれ供給される。また、上記フリップフロップ
３ｂの出力信号は、タイミング信号ｔ３として出力され
るとともにトランスファゲート３１に供給される。上記
トランスファゲート３ｇは表示命令信号（Ｄｉｚｐ）に
より開閉制御されるもので、その出力信号はフリップフ
ロップ３Ｃの入力端およびノアゲート３ｅの入力端に供
給される。更に、上記フリップ７ａツブ３Ｃの出力信号
はタイミング信号ｔ４として出力されるとともに、上記
ノアゲート３＃の入力端に供給される。そして、上記ノ
アゲート３＃の出力信号は、タイミング信号ｔｌとして
出力されるとともにフリップフロップ３ａの入力端に供
給される。ここで、上記フリップフロップ３α〜３Ｃは
、図示しないクロックカウンタから出力されるクロック
信号ψｌが印加されることにより読込み動作を実行し、
クロック信号φ２が印加されることにより読出し動作を
実行する。そして、上記タイミング信号ｔχおよびｔ４
は、それぞれオアゲート９を介して第１入力端に後述す
るタイばング信号Ｙが供給されるアンドゲート１０の第
２入力端に供給され、該アンドゲート１０の出力信号は
オアゲート１１を介してアンドゲート７の第２入力端に
供給される。そして上記アンドゲート７の出力信号はオ
アゲート５を介してＲＡＭ２の行アドレス入力端ＡＪに
供給される。また、上記タイミング信号ｔｌは、オアゲ
ート１１を介して上記アンドゲート７の第２入力端に供
給される。

一方、上述した表示命令信号（Ｄｉｚｐ）が供給され７
）　７　＋７　’！プフロツプ６は、クロック信書ψ１
が印加されることにより読込み動作を実行し、クロック
信号φ２が印加されることにより読出し動作を実行する
ものであり、核７リツブフロツプ６の出力信号は、アン
ドゲート１２の入力端に供給される。そして、上記アン
ドゲート１２の他の入力端には、クロック信号φｌおよ
びインバータ１３を介してタイミング信号ｔｗが印加さ
れており、該アンドゲート１２の出力信号は、クロック
φＤＡＴムとして出力される。

一方、上記ＲＡＭ２は、行アドレス入力端Ａｔ〜Ａ３に
供給された並列３ビツトのデータにより所定のレジスタ
が指定され、ＲＯＭ１から表示命令信−ｑｃＤｉｚｐ）
が出力されている場合に上記レジスタに記憶されている
データを各桁ごとに並列４ビツトのデータとして出力端
Ｄｌ、Ｄｚ、Ｄ４゜Ｄ８から順次出力する。ここで、上
記ＲＡＭ２において行アドレス入力端Ａ１〜Ａ３に供給
される信書が”１１０″の場合にはＹレジスタが、また
上記信号が”１１１″の場合にはＡレジスタがそれぞれ
指定される。そして、上記Ｙレジス々には置数あるいは
演算結果等の表示データが記憶されるとともに、Ａレジ
スタには不敬点データ、記号表示データ、１６進数−１
０進数指定データおよびブランク信号データが各桁毎に
それぞれ記憶されるようになっている。また、上記Ａレ
ジスタが指定された場合には、該Ａレジスタに記憶され
ているデータが各桁毎に順次出力され、ＲＡＭ２の出力
端Ｄｌからブランク信号データ、出力端Ｄ２から１６進
数−１０進数指定データ、出力端Ｄ４から記号表示デー
タ、出力端Ｄ８から小数点データがそれぞれ出力される
。なお、上記ＹレジスタＳよびＡレジスタにおける桁の
指定は、ＲＯＭＩにおける列アドレス入力端（図示せず
）からＲＡＭ２の列アドレス入力端（図示せず）に供給
される信号により行なわれる。そして、上記出力端Ｄ１
．Ｄ２．Ｄ４．Ｄ８から出力される出力信号は、クロッ
ク信号ψｌが印加されることにより開成されるトランス
ファゲート１４〜１７にそれぞれ供給され、直接および
インバータ１８〜２１を介して表示処理回路２２に供給
される。また、ｂ記出力端Ｄｌ、Ｄｉから出力される出
力信号は、それぞれフリップフロップ２３．２４に供給
される。上記フリップフロップ２３．２４は°それぞれ
タイミング信号ｔｌとクロック信号φｌのアンド信号で
あるクロックφｔｔｊｌｔにより続出し動作を実行する
ものである。そして、上記７リツプフロツプ２３の出力
信号は直接表示処理回路２２の１６進数ライン（ＨｇＸ
）に供給されるとともに、インバータ２５を介して表示
処理回路２２の１０進数ライン（ＤＥＯ）に供給される
。一方上記フリップフロップ２４の出力信号はオアゲー
ト２６を介して表示処理回路２２のブランクライン〔Ｂ
Ｌａｎｋ）に供給される。また、上記ブランクライン（
Ｂｌａｎｋ　）には、フリップフロップ２７の出力信号
もオアゲート２６を介して供給される。ここで、上記フ
リップフロップ２７は、上述したオアゲート５の出力信
書が併給され、クロック信置φｌにより読出し動作を実
行する。

また、上記表示処理回路２２は、デコーダ２２αとエン
コーダ２２ｈとからなるものである。上記デコーダ２２
ｇは、アンド機能養育するマトリクス回路で形成された
ものであり、ＲＡＭ２の出力端ＤＩ、Ｄ！、Ｄ４．ＤＢ
からそれぞれトランスファーゲート１４〜１７を介して
直接およびインバータ１８〜２】を介して供給される信
号と、フリップフロップ２３から直接およびインバータ
２５を介してそれぞれ１６進数ライン（）（ＥＸ）およ
びｌＯ進数ライン（ＤｇＣ）に供給される信号ト、フリ
ップフロップ２４およびフリップ７゜ツブ２７からオア
ゲート２６を介してブランクライン［ＢＬａルｋ］に供
給される信号とをデコードし、所定の列ラインからクロ
ック信号φ２により開閉制御されるトランスファゲート
群２２ｃを介シテエンコーダ２２ｂに信号を供給する。

また、上記エンコーダ２２ｈはオア機能を有するマトリ
クス回路で形成されたものであって、上記デコーダ２２
αから出力された出方信号をエンコードし、タイミング
信号ｘ、ｙ、ｚおよびタイミング信号ｔｔ、ｔｓ、ｔ＜
に従って各行ラインＺＩＳ−Ｚ９毎に順次信号を出力す
る。そして、上記エンコーダ２２ｂの各行ラインＬｔ−
ｗｔｓの出力信号は、オアゲート２８あるいは２９を介
し、更にオアゲ−）３０を介して前述したクロック信号
φＤＡＴムによって開閉制御されるトランスフアゲ−）
３１に供給され、該トランスファゲート３１が開成され
ることによりシフトレジスタ部（ＳＲ）３２に供給され
る。ここで、上記シフトレジスタ部３２は、タイミング
信号ｘ、ｙ、ｚに従って保持動作を実行する３　１ｔｌ
Ａのシフトレジスタ（図示せず）かラナっており、それ
ぞれのシフトレジスタは、後述する表示部の表示桁数に
対応したビット数を有し、クロック信号φｔｌｐｓが印
加されることによりシフト動作を実行するようになって
いる。そして、上記シフトレジスタ部３２の出方信号は
、タイミング信号ｘ、ｙ、ｚに従って表示部３３に供給
される。

一方、第２図は、上記表示部３３に設けられた液晶表示
パネル（図示せず）に設けられた電極構造を示すもので
ある。第２図（α）は、液晶表示パネルの一方の透明基
板（図示せず）に形成された第１電極３４を示すもので
、該第１を極３４は、略日字状に配設された電極３４α
〜３４　、ｑと、記号表示成極３４Ａおよび小数点電極
３４ｚとからなるものである。そして、上記それぞれの
１１ｔ極３４α〜３４ｉは、上記エンコーダ２２Ａの行
ラインＡｘ〜ｔ９の出力に対応してシフトレジスタ３２
から出力される出力信号が各桁毎に供給されることによ
りそれらの駆動を制御される。ここで、上記エンコーダ
２２の行ラインＡｌ−、Ｌ９カ１らそれぞれ″１″信号
が出方された際駆動する電極３４α〜３４ｉの対応は、
ｉ　１表に示すようになっている。また、第２図（α）
は、液晶表示パネルの他方の透明基板（図示せず）に形
成された第２ｔＮ３５を示すものである。

第１表上記＠２［極３５は、上記第１　Ｍｌ電極　４と略同−
形状をなすものであって、略日宇状に配設された略口状
の電極３５α、３５ｂおよび一字状の’を啄３５Ｃと、
記号表示電極３５ｄ−および小数点電極３５−とからな
るものである。そして、上記第２ｉＬ極３５は、タイミ
ング信号Ｘにより電極３５人が、タイミング信号Ｙによ
り１１ｅＭ３５ｃ、３ｓｄ。

３５ｅが、またタイミング信号Ｚにより電画３５αが全
桁共通にそれらの駆動を制御される。

次に、上記のように構成された１６進数表示方式の作用
について説明する。

まず、第３図に示すように表示命令信号〔Ｄｉｚｐ〕が
Ｏ″の時、アンドゲート４には上記表示命令信号〔ＤＬ
Ｊ′Ｐ〕が反転した″１′信号が印加される一方、アン
ドゲート７には″Ｏ″信号が直接印加される。これによ
り、アンドゲート４が開成され、またアンドゲート７が
閉塞されるためにＲＡＭ２の行アドレス入力端ＡＩ％Ａ
３には、ＲＯＭ１の行アドレス出力端Ｆｌ〜Ｆ’ａの出
力信号が直接供給される。この状纏におい゛て、ＲＯＭ
１の行アドレス出力端Ｆ’１−Ｆ３から１１０″′の信
号が出Δ 力されると８０Ｍ２においてＹレジスタが指定され、該
Ｙレジスタに置数あるいは演算結果等の表示データが入
力“され、また上記行アドレス出力端ＲＡＭ２において
Ａレジスタが指定され、該Ａレジスタに小数点データ、
記号表示データ、１６進数−１０進数指定デーダおよび
ブランク信号データが入力される。一方、タイミング信
号発生回路３においては、表示命令信号（Ｄｉｒｐ）が
″０″′信号であるために、トランス７アゲート３１が
閉塞される一方、上記表示命令信号（ＤｉＪＰ７）　）
が反転して印加されるトランスフアゲ−）３ｄが開成さ
れる。そして、上記タイばング信号発生回路３は、すべ
ての７リツプフロツブ３α〜３Ｃがクロック信号ψ０に
よりリセットされた後々ロック信号φ２が印加されるこ
とにより、フリップ７０ツブ３α。

３Ｃからノアゲート３ｇに供給される信号がすべて”０
”信書となる。このため上記ノアゲート３ｇにより反転
させられた″】″信号はタイミング信号１＋として出力
されるとともに、クロック信号φｌが印加されることに
よりフリップフロップ３αに供給される。そして、上記
フリップフロップ３αにクロック信号ψ２が印加される
ことにより該フリップフロップ３αの出力が１１″信号
となり、タイミング信号ｔ２として出力されるとともに
ノアゲート３ｅに印加され、またクロック信号φ１が印
加されることによりフリップフロップ３本および３Ｃに
供給される。ここで、上記ノアゲート３ｅの出力が″０
″信号となるためにタイミング信号ｔ１が０″となり、
クロック信号φｌが印加されることにより上記″′０″
０″７リツプフロツプ３αに供給される。そして、クロ
ック信号φ２が印加されることにより上記フリップフロ
ラ”ｊ３ｈ、３ｃからそれぞれタイミング信号ｔ３゜ｔ
４が同時に出力され、次にクロック信号φ２が印加され
ることによりフリップフロップ３αｅ３’の出力が６０
″信号となり上述したようにノアゲート３−からタイミ
ング信号ｔｌが出力される。

上記のように、タイミング信号発生回路３は、表示命令
信号（ＤｉｚＰ）がｌＯ″の時において３相のタイミン
グ信号を出力するタイミング信号発生回路として動作す
る。

次に、表示命令信号ＣＤｉ＃７））が１”になると、ア
ンドゲート４には上記表示命令信号（Ｄｉ！ｔＰ　）が
反転した″０″′信号が印加される一方、アンドゲート
７には″′１″１″直接印加される。これにより、アン
ドゲート４が閉塞されアンドゲート７が開成されるため
に、ＲＡＭ２の行アドレス入力端Ａ３にはＲＯＭ１の行
アドレス出力端Ｆ３から出力される信号は供給されない
。一方、タイミング信号発生回路３においては、表示命
令信号〔Ｄｉｚｐ　）にヨリトランスファゲート３ｇが
開成される一方、トランスフアゲ−）３ｄが閉塞される
。

これにより、タイミング信号ｔ２を出力した際フリップ
フロップ３αから出力される″′１″１″フリップフロ
ップ３ｈのみに供給され、クロック信号φ２が印加され
ることにより上記フリップフロップ３ｂからタイミング
信号ｔ３が出力される。

更に上記フリップフロップ３ｈから出力された″′１″
１″、グロック信号φｌが印加されることに、ｌ）フリ
ップフロップ３Ｃに供給され、クロック信号φ２が印加
されることによりタイミング信号ｔ４が出力する。上記
のようにタイミングデコーダ３は、表示命令信号（Ｄｉ
　ｚｐ　）が１″の時において４相のタイミング信号を
出力するタイミング信号発生回路として動作する。

また、ここで上記のように表示命令信号（ＤＬｓｐ　）
が″１１′信号の時にはタイミング信号Ｘ、Ｙ、Ｚが順
次出力されるのであるが、まずタイミング信号Ｘが出力
されている場合について説明する。ここで、上記表示命
令信号（ＤＬｔＰ）が″１″′信号であっても、ＲＯＭ
１の行アドレス出力端Ｆ１．Ｆ２からは″】１″が出力
されており、ＲＡＭ２の行アドレス入力端ＡＩおよびＡ
２には常に″１″信号がそれぞれ供給されている。そし
て、タイミング信号発生回路３からダイミング信＠１＋
が出力された場合に該タイミング信号ｔｌは、オアゲー
ト１１を介してアンドゲート７に供給され、更に上記ア
ンドゲート７から出力される”１＠信号はオアゲート５
を介してＲＡＭ２の行アドレス入力端Ａ３に供給される
。このとき、上記ＲＡＭ２の行アドレス入力端Ａ　Ｉ　
−Ａ　３に供給されるアドレス信器は１１１１′となる
ために、ＲＡＭ２においてＡレジスタが指定される。そ
して、上記人レジスタに予め記憶されているデータは、
ＲＡＭ２の出力端ＤＩ　、Ｄｚ　、Ｄ４　、Ｄａから出
力される。

ここで、上記ＲＡＭ　２の出力端Ｄｚ、Ｄｚから出力さ
れるブランク信号データと１６進数−１０進数指定デー
タは、それぞれフリップ７０ツブ２４および２３に供給
される。そして、上記フリップフロップ２４．２３にク
ロック信号φｔ　ｚ　＄　ｔが印加されると、上記フリ
ップ７０ツブ２４からは上記ブランク信号データがオア
ゲート２６を介してデコーダ２２αのブランクライン（
Ｂｌａｎｋ　）に出力され、また上記フリップフロップ
２３からは上記１６進数−１０進数指定データが直接１
６進数ライン（Ｈ１１３Ｘ）に出力されるとともにイン
バータ２５を介して１０＄８ライン（ＤｇＯ）に出力さ
れる。また、上記ＲＡＭ２の出力端［）ｔ、［）ｇ。

Ｄ４．ＤＢから出力されるＡレジスダ内のデータは、り
ａツク信号φｌがトランスファゲート１４〜１７に印加
されることによりデコーダ２２αに供給され、更に上記
デコーダ２２αの出力信号はクロック信号φ２がトラン
スファゲート群２２Ｃに印加されることによりエンコー
ダ２２４に出力される。しかしながら、このときタイミ
ング信号るために、上記エンコーダ２２ｋからは信号が
出力されない。一方、タイミング信号発生回路３から出
力されたタイミング信号ｔｚは、オアゲート９を介して
アントゲ−）１０の第２入力端に供給される。このとき
、アントゲ−）１０の第１入力端には、タイばング信号
Ｙすなわち″０″信号が供給されているために、上記ア
ンドゲート１０の出力信号は１０”信号となりオアゲー
ト１１を介してアンドゲート７に供給され、更に上記ア
ンドゲート７から出力される″′Ｏ″信号はオアゲート
５を介して口ＡＭ２の行アドレス入力端Ａ３に供給され
る。これにより、ＲＡＭ２の行アドレス入力端Ａｌ〜Ａ
３に供給されるアドレス信号は”１１０″となるために
、Ｙレジスタが指定される。

そして、ＲＡＭ２の出力端Ｄ　ｌ　ｅ　Ｄ　ｚ　＋　Ｄ
　’　＃Ｄ８からは、Ｙレジスタに記憶されている１桁
目の表示データが並列４ビツトのデータとして出力され
、該出力信号はトランスファゲート１４〜１７にクロッ
ク信号φｌが印加されることにより直接あるいはインバ
ータ１８〜２１を介してデコーダ２２αに供給される。

そして、上記デコーダ２２αは、上記のようにして供給
されるＲＡＭ２の出力端Ｄ１．Ｄ！、Ｄ４．Ｄ８からそ
れぞれ行ラインに出力される信号、および上述したよう
に１０進数ライン（ＤＩ１３０）、１６進数ライン〔Ｈ
ＥＸ〕およびブランクライン（Ｂｌａｎｋ　）に出力さ
れている信号をデコードし、トランスファゲート群２２
ｅにクロック信号φ２が印加されることにより、所定の
列ラインから出力信号をエンコーダ２２４に出力する。

ここで、フリップフロップ２７にはオアゲート５から出
力される″Ｏ″信号が供給されており、これにより上記
フリップフロップ２７の出力信号は”Ｏ”信号となるた
めに、ブランクライン（Ｂｌａｎｋ　）にはフリップ７
０ツブ２４から出力される″′０″０″るいは″′１″
１″そのまま出力される。また、上記フリップフロップ
２４から出力される信号が６０′信号の場合、すなわち
Ａレジスタに記憶されているブランク信号データが′″
Ｏ″の場合には、デコーダ２２αからエンコーダ２２ｂ
に出力される信号はすべて０″となり、表示部３３には
なにも表示されない。そして、上記のようにしてデコー
ダ２２αからの出力信号がエンコーダ２２ｂに供給され
た時、タイミング信号発生回路３からタイミング信号ｔ
３が出力されるために、上記エンコーダ２２ｈからは行
ライン１６の出力信号が出力される。そして、該行ライ
ンＬ６の出力ｆＬ４ｉｊは、オアゲート２９および３０
を介してトランスファゲート３１に供給され、該トラン
スファゲート３１にクロック信置φＯＡＴムが印加され
ることによりシフトレジ７４部３２の所定シフトレジス
タに入力される。次に、ダイばング信器発生回路３から
タイミング信書ｔＪが出力されている場合には、オアゲ
ート９に印加されるタイミング信号ｔ２．ｔ　４が共に
０９であるためにアンドゲート１０の出力が″０″信号
となり、更にオアゲート１１に印加されるダイずング信
号１１が＠０１であるためにアンドゲート７の出力が″
′０″信号どなり、ＲＡＭ２の行アドレス入力端Ａ　ｔ
　Ｓ−Ａ　ｓにはアドレス信号１１１０″が供給される
。このために、ＲＡＭ２においてＹレジスタが指定され
、該Ｙレジスタに記憶されている１桁目の表示データは
上述したタイミング信号ｔｚが出力されているときと同
様にして、デコーダ２２αに供給され、更に該デコーダ
２２αの所定列ラインから出力される信号はエンコーダ
２２Ａに供給される。そして、上記デコーダ２２αから
エンコーダ２２ｂに信号が供給された時、タイミング信
号発生回路３からタイミング信号ｔ４が出力されるため
に、上記エンコーダ２２ｂからは行ライン１５の出力信
号が出力される。そして、核行ラインＬｓの出力信号は
、上述した行ラインＬ６の出力信号と同様にオアデー）
２９．３０更にトランスファゲート３１を介してシフト
レジスタ部３２の所定シフトレジスタに供給される。ま
た、タイミング信号発生回路３から出力されているダイ
ミング信’ｋｔ４は、オアゲート９を介してアンドゲー
ト１０に供給され、上述したタイミング信号ｔｚが出力
されている場合と同様にしてＲＡ　Ｍ　２の行アドレス
入力端Ａ３に″′Ｏ″′信号を供給する。このとき、上
記ＲＡＭ２の行アドレス入力端Ａ　１〜ＡＪに供給され
るアドレス信号は１１１０’となり、Ｙレジスタが指定
される。そして、上記ＲＡＭ２の出力端Ｄ１．Ｄ２．Ｄ
４．Ｄ８からＹレジスタに記憶されでいる１桁目の表示
データが出力され、上述したタイミング信号ｔ　ｚ、ｔ
ｓが出力されている場合と同様にして、上記表示デー９
ｔｒｉ、デコーダ２２αによりデコードサレエンコーダ
２２ｂに供給される。ここで、上記デコ゛−ｔ１が出力
されるために、上記エンコーダ２２ｂ力）らは行ライン
１４の出カイざ号が出力さね、該行ラインＬ４の出力信
号は、オアゲート２８．３０およびトランスファゲート
３１を介してシフトレ、ジスタ部３２の所定シフトレジ
スタに供給される。

上記のようにしてシフトレジスタ部３２に記憶すれたエ
ンコーダ２２４の行ラインＬ４〜Ｌ６の出力信号は、表
示部３３における第２゛イ極３５の電極３５７５がタイ
ミング信号Ｘにより駆動するとき、渠１゛ｔ！Ｌ極３４
の成極３４ｄ〜３４ｆの駆動を制御する。なお、第３図
に示すタイムチャートにおい行なわれる間のみ出力され
ているが、実際の動作されるものであり、これは以下に
述べるタイミング信号Ｙ、Ｚについても同様である。ま
た、上記のようにタイミング信号ｘ（ｙ、ｚ）が出力さ
れているときに全桁分の第１電極の駆動を指定する信号
を記憶するシフトレジスタの動作は従来のものと同様で
ありその詳細な説明を省略する。

次に、タイミング信号Ｙが出力されている場合について
説明する。まず、タイミング信号発生回路３からタイミ
ング信号１１が出力されると、前述したタイミング４Ｕ
号Ｘが出力されている場合と同様にＲＡＭ２においてＡ
レジスタが指定されフリップフロップ２３．２４にそれ
ぞれ１６進数−１０進数指定データおよびブランク信号
データを供給する。次に、タイミング信号ｔ２が出力さ
れると、該タイミング信号ｔｚはオアゲート９を介して
アンドゲート１０の第２入力端に供給される。

ここで、上記アントゲ−）１０の第１入力端には、タイ
ミング信号Ｙすなわち９１″信号が印加されている。こ
のため、上記アントゲ−）１０の出力信号は“１″信号
となりオアデー）１１を介してアンドゲート７に入力さ
れ、更にオアゲート５を介してＲＡＭ２の行アドレス入
力端Ａ３に供給される。これにより、ＲＡＭ２の行アド
レス入力端Ａｔ〜Ａ３に供給されるアドレス信号は′１
１１″となり、ＲＡＭ２において人レジスタが指定され
る。また、ここで７リツプフロツプ２７には、上記オア
ゲート５から出力される”１″信０が供給されており、
上記フリップフロップ２７にクロッグ信号φ１が印加さ
れることにより該フリップフロップ２７から″１′信号
がオアゲート２６を介してブランクライン（Ｂｌａｎｋ
　）に供給される。これにより、上記ブランクライン（
ｆＪｌａｒＬｋ　）には、フリップ７０ツブ２４の出力
信号すなわちブランク信号データの如何に抱わらず″１
″信号が出力される。そして、上記ＲＡＭ２の出力端Ｄ
Ｉ、Ｄ１１０４、Ｄｌｌからは、Ａレジスタに記憶され
ているデータが出力され、該データは、前述したタイミ
ング信号Ｘが出力されている場合と同様にデコーダ２２
αヲ経てエンコーダ２２４に供給される。

そして、上記デコーダ２２ａからエンコーダ２２Ａに信
号が供給された時、タイミングデコーダ３からタイミン
グ信号ｔ３が出力され、上記エンコーダ２２ｈの行ライ
ンｔ９から信号が出力される。

更に、上記行ライン１９の出力信号は、アントゲ−）２
９．３０およびトランスファゲート３１を介してシフト
レジスタ部３２の所定シフトレジスタに供給される。こ
こで、上記行ラインｔ９の出力信号は、タイミング信号
Ｙにより第２電極３５のｍ極３５Ｃ〜３５ｇが駆動する
時において第１電極３４の小数点を極３４ｉの駆動を制
御する。

また、タイピング信号発生回路３からタイミング信号ｔ
３が出力されている場合には、前述したタイミング信号
Ｘが出力されている場合と同様に、ＲＡＭ２においてＹ
レジスタが指定される。そして、デコーダ２２！からエ
ンコーダ２２ｂに信号が出力された時タイミング信号発
生回路３からタイミング信号ｔ４が出力されるため、上
記エンコーダ２２ｈの行ラインＡｓから信号が出方され
、該行ライン１８の出力信号はオアゲート２９．３０お
よびトランスファゲート３１を介してシフトレジスタ部
３２の所定シフトレジスタに供給される。

ここで、上記行ラインＡｓの出力信号は、タイミング信
号Ｙにより第２電極３５の電極３５０〜３５ｇが駆動す
る時において第２電極３４の電極３４ｇの駆動を制御す
る。一方、タイミング信号発生回路３から出力されてい
るタイミング信号ｔ４は、オアゲート９を介してアンド
ゲート１０に印加され、上述したタイミング信号ｔ２が
出力されている場合と同様にしてＲＡＭ２においてＡレ
ジスタを指定する。そして、上記入レジスタ内のデータ
はデコーダ２２αに供給され該デコーダの所定列ライン
からエンコーダ２２ｂに信号が供給される。そして、上
記エンコーダ２２ｂに信号が供給されると、タイミング
信号発生回路３からタイミング信号１１が出力されるた
め、上記エンコーダ２２ｈの行ライン１７から信号が出
力され、核行ライン１７の出力信号は、オアゲート２９
．３０およびトランスファゲート３１を介してシフトレ
ジスタ部３２に供給される。ここで、上記行ライン１７
の出力信号は、タイミング信号Ｙにより第２電極３５の
電極３５Ｃ〜３５ｅが駆動する時において第１電極３４
の記号表示電極３４Ａの駆動を制御する。

更に、タイミング信号ｚが出力されている場合について
説明する。タイミング信号Ｚが出力されている場合のＲ
ＡＭ２において指定されるレジスタは、タイミング信号
Ｘが出力されている場合と同一で、ダイミング信ｉｔｌ
が出力されている際にはＡレジスタが指定され、タイミ
ング信号ｔ２〜ｔ４が出力されている際にはＹレジスタ
が指定される。そして、表示処理回路２２のエンコーダ
２２Ａから出力される信号は、タイミング信号ｔ３のと
き行ラインｔ３から、ダイくング信号ｔ４のとき行ライ
ン１２から、更にタイミング信号１１のとき行ラインｔ
ｓからそれぞれ出力される。上記行ライン１ｌｚＬｓか
ら出力される信号は、タイミング信号２により第２電極
３５の電隠３５αが駆動する時において＠１電極３４の
電極３４α〜３４Ｃの駆動を制御するものである。

そして、上記のようにシフトレジスタ部３２に記憶され
たデータは、タイミング信号Ｘ、Ｙ、Ｚに従って表示部
３３に供給される。

次に、上記のような動作をもって表示部３３に表示され
る牛ヤラクダと、Ｙレジスタに記憶された表示データお
よびＡレジスタに記憶された１６進数−１０遭斂指定デ
ーダとの関係について説明する。まず、ＲＡＭ２におけ
るＹレジスタに記憶されている表示データがデコーダ２
２αの列ラインＣＯ〜Ｃ９および００　、ＯＢに対応す
るとき、すなわち上記表示データがｏｏｏｏ″、”ｏ。

０１″、”００１０”・・・・・・・・・”１００１″
Ｉ＠１１００″、”１ｌｌＯ″のときには、第４図に示
す如く１６進数−１０進数指定データの如何に拘わらず
同一のキャラクタが表示される。次に、ＲＡＭ２におけ
るＹレジスタに記憶されている表示データがデコーダ２
２αの列ラインＯＡおよびＯＡ′。

ＯＢおよびＯＢ’、ＯＤおよびＯＤ’、ＯＦおよびＯＦ
’に対応するとき、すなわち上記表示データが１０１０
＠、”１０１１”、”１ｌＯ１″。

”１１１１”のときには、１６進数−１０進数指定デー
タが０′の場合に列ラインＯＡ、ＯＢ。

ＯＤ、ＯＦに対応したキャラクタが、１６進数−１０進
数指定デーダが１″の場合にＯＡ’　、ＯＢ’ＯＤ’　
、　ＯＦ’に対応したキャラクタがそれぞれ表示される
。ここで、１６進数−１０進数指定データが′θ′の場
合において表示される０Ａ−ＯＦのキャラクタは、例え
ばＯＡの１」”は分数表示の際用いられる記号、ＣＢの
６０“は６０進数表示の際用いられる記号、００の″［
ｌはカッコレベル表示の際用いられる記号、ＣＤの１−
″はマイナス表示の記号、ＯＥの′Ｅ″はエラー表示の
記号をそれぞれ表わすものであり、また１６進数−１Ｏ
進数指定データが＠　１　＊の場合において表示される
ＯＡ’、　ＯＢ’、ＯＯ、ＯＤ’、ＯＥ　、ＯＦ’に対
応するキャラクタ＊Ｆ＊　、　ｍ　ｂ　＊　、　ａｓ　
Ｃｍ　％　ｄ＊。

Ｅ“、′Ｆ″は、１６進数のＡ、Ｂ、Ｏ，Ｄ。

Ｂ、Ｐをそれぞれ表すものである。

〔発明の効果〕

以上、詳細に説明したように本発明によれば、記憶手段
において第１の記憶部に表示データを記憶させ、更に第
２の記憶部に少なくともル進数表示あるいは１０進数表
示を指定するル進数−１０進数指定データを記憶させ、
データ選択出力手段によって上記第１ないし第２の記憶
部を１サイクル内で時分割的に選択して該記憶部に配憶
されているデータを出力させるとともに、一時記憶手段
により上記第２の記憶部から出力されたル迩数−１０Ｊ
敬指定データを一時記憶し、その後少なくとも第１の記
憶部から出力される表示データとともに表示処理手段に
供給する構成としたから、ＢＡＭにおいて２本のレジス
タを使用すればよく、またＲＡＭからの出力を４ピツト
構成にすることができる。このために、ルミ数表示機能
を備えた小型電子式計算機にあっても１個のＲＡＭで駆
動させることができるとともに、従来のように４ピツト
で入力されたデータを６ビツトで出力させる複雑な回路
を必要としないため、ル進数表示機能を具備していない
従来の小型電子式計算機にあっても容易に九進数表示機
能を備えることができる等の利点を有する。

【図面の簡単な説明】

第１図ないし８Ｊ４図はいずれも本発明による一実施例
を示すものであって、第１図は本発明によるル進数表示
方式を示す回路図、第２図は第１図に示す九進数表示方
式が備えられた小型電子式計′ＩＩｔ機の表示部に設け
られた電極構造を示す構成図、第３図は第１図に示す回
路の動作を示すダイムチヤード、第４図はＲＡＭに記憶
されているデータと表示キャラクタの関係を示す状、嘘
図である。１・・・ＲＯＭ１２・・・ＲＡＭ、　　３・・・タイミ
ングデコーダ、　２２・・・表示処理回路、　２３・・
・フリップ７０ツブ、　３３・・・表示部。

Claims

【特許請求の範囲】

置数あるいは演算結果等の表示データをｎ進数表示ある
いは１０進数表示のいずれかを指定する指定データとと
もに表示処理手段に供給してデコードし、上記表示処理
手段から出力されるデータに基づいて表示部において所
定のキャラクタを表示するｎ進数表示機能を有する小型
電子式計算機において、上記表示データを記憶する第１
の記憶部と、少なくとも上記ｎ進数−１０進数指定デー
タを記憶する第２の記憶部とを備えた記憶手段と、上記
第１の記憶部あるいは第２の記憶部のいずれか一方を１
サイクル内で時分割的に選択して記憶部に記憶されてい
るデータを上記記憶手段から出力させるデータ選択出力
手段と、上記データ選択出力手段により上記記憶手段か
ら出力された第２の記憶部に記憶されているｎ進数−１
０進数指定データを一時記憶し、その後上記記憶手段か
ら出力される少なくとも第１の記憶部に記憶されている
表示データとともに表示処理手段へ出力させる一時記憶
手段とを具備したことを特徴とする１進数表示方式。