JPS61224193A - 選択的にアクセスできるメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、能動負荷を有し、二進情報を蓄えるために、
行列に構成された複数個のセルを具え、各セルが第１の
導電形の第１と第２のトランジスタを具え、各々が、一
方では、第１と第２のエミッタを具え、第１のエミッタ
どうしを接続し、第２のエミッタを各々列選択導体に接
続し、他方では、前記第１の導電形とは逆の第２の導電
形の第３と第４のトランジスタのコレクタに接続された
ベースを具え、最后に第３と第４のトランジスタのベー
スに接続されたコレクタを具え、第３のトランジスタの
コレクタを第４のトランジスタのベースに接続し、逆も
行ない、第３と第４のトランジスタのエミッタを互に接
続すると共にライン選択導体に接続した選択的にアクセ
スできるメモリ（ＲＡＭ）に関するものである。

ここに示したタイプの半導体メモリは、一般的構造の点
でも、単位セルの各々の動作の点でも当業者には周知で
ある。単位セルの各々では２個の可能な導通状態、即ち
、一方の半セル（例えば、第１と第３のトランジスタ）
と導通状態にあり、このためこれと関連する他方の半セ
ル（例えば、第２と第４のトランジスタ）が閉塞状態に
あるの形態で情報を蓄えている。

コンプリメンタリトランジスタを具えるこのタイプのセ
ルは米国特許第４２５７０５９号に記載されている。

半セルを順方向に接続すると、この半セルの２個のコン
プリメンタリトランジスタはそれらの夫々の増幅率の積
が１に等しい点で飽和する。これはそこを流れる電流の
値に独立に成立する。従って、２〜３μ＾のオーダーの
情報を保つのに用いられる低電流レベルですら、当該半
セルのトランジスタは依然として強く飽和されている。

この飽和現象は後述するように欠点となる。以下の説明
では、簡明にすると共に普通の慣行に従うため、第１の
導電形の第１と第２のトランジスタ（マルチエミッタト
ランジスタ）はＮＰＮ形とし、第２の形のトランジスタ
はＰＮＰ　　）ランジスタとする。

一列のセルの間で、例えば読出しのため、−個の特定の
セルを選択するとする。この選択はこの特定のセルに接
続されているライン選択導体の電圧を高くすることによ
り行なわれる。この特定のセルの中には、２個の半セル
の一方がオン状態にあり、対応する読出し／書込み導体
、即ち、列選択導体の電位も上げる。蓋し、そのＮＰＮ
　　）ランジスタ　（例えば、第１のトランジスタ）の
第２のエミッタがこの読出し／書込み導体の選択電流を
上げるからである。同じ列のこの瞬時に選択されない他
方のセルには保持電流が流れるだけである。

これらの他のセルのいくつかは特別に選択されたセルと
同じ側では半セルがオン状態にある。記憶すべきことは
、これらの第１のＮＰＮ　　）ランジスタの第２のエミ
ッタが同じ読出し／書込み導体に接続されていることで
ある。このため当該列のこれらの他のセルについては各
第２のエミッタがダイオード直流電圧（Ｖｂ−）より低
い電圧で逆方向又は順方向に偏極される。これらのトラ
ンジスタは逆モードで動作する。蓋し、第１のエミッタ
はそれらを飽和せしめ、従って、それらのベース−コレ
クタ接合を開くからである。この結果不所望な逆電流が
これらのエミッタに流れ、これらがコレクタとして働ら
く。

この逆電流が大きくなり、単一のセルにとって保持電流
の値の相当部分を占め、このためこのセルの動作を著し
く乱す危険があることに加えて、この逆電流は続出し／
書込み導体に沿って集積し、−列に含まれるセルの数−
１にも達する数だけ増倍される。大容量のメモリの場合
、斯くして一列内の全漏洩電流は選択電流自体の無視で
きない部分となり、特に周辺の続出し／書込み回路のレ
ベルで相当な無秩序を起こす。

また、この逆電流の値はＮＰＮ　　）ランジスタの増幅
率の逆数に依存し、この逆増幅率が実際には一定にし難
（、−積シリーズからもう一つの積シリーブへふらつく
。

本発明の目的は、上述した欠点を大幅に解決するにある
。

この目的を達成するため本発明に係る選択的にアクセス
できるメモリは、選択されないセルの逆電流を小さくす
るために、各セルの第３及び第４のトランジスタの各々
のエミッターベース接合と並列に且つこの接合と同じ向
きに接続した付加ダイオードにより構成されるダイオー
ドを設けたことを特徴とする。

上述したように本発明に係るセルの修正は、抵抗性の負
荷を有するセルとは可成り異なる関係で、英国特許第Ｇ
Ｂ１４０５２８５号から既知の改良と両立するだけでな
く、この改良と共に逆電流に相当な作用を与えることが
できる。記憶すべきことであるが、この改良は各セルの
第１及び第２のトランジスタに対応するトランジスタの
ベースと短絡した第３のエミッタを設ける。これは、当
該半セル内の逆電流の全値を減らすものではないが、対
応するトランジスタのベース電流から逆電流の相当部分
を発生させ、列導体内の不所望の電流を下げる。

−修正例によれば、前記ダイオードを第１の導電形のシ
ャントトランジスタのコレクターベース接合により構成
し、それらのエミッタとベースを互に短絡すると共に、
前記ライン選択導体に接続したことを特徴とする。

この修正例の一実施例によれば、各セルの第１と第２の
マルチ−エミッタトランジスタの各々をバーチカルトラ
ンジスタとし、そのコレクタを埋込み層により構成し、
ベースを第１の表面隣接領域により構成し、この中に前
記エミッタを形成し、各セルの第３と第４のトランジス
タの各々をラテラルトランジスタとし、コレクタを前記
第１の表面隣接領域により構成し、エミッタを第１の表
面隣接幅狭部により前記第１の表面隣接領域から分離さ
れた第２の表面隣接領域により構成し、前記幅狭部が埋
込層を表面で局所的に拡大すると共に、ラテラルトラン
ジスタのベースを構成し、シャントトランジスタが第２
のバーチカルトランジスタであり、そのエミッタ領域が
第２の表面隣接領域内に形成され、この領域がベースを
構成し、コレクタが前記埋込み層により構成されること
を特徴とする。この実施例によれば、セルの寸法を大き
くせずに、本発明を利用できる。

第２のバーチカルトランジスタのエミッタ領域は少なく
とも一部選択導体の下における。こうすれば確かにエミ
ッタとベースが短絡する。

図面につき本発明の詳細な説明する。

第１図は従来技術に係る半導体メモリの一部の略図を示
す。長方形１ａ＋　１ｂ＋　１ｃ＋　・・・は各々−列
のセルの一つを表わす。長方形２ａ１２ｂ１２ＣＩ　・
・・は次の列のセルの一つを表わす。−ラインのセル１
ａ＋２ａ＋・・・はライン選択導体１０ａと保持電流源
２０ａの間に平行に接続されている。同じように、次の
ラインのセル１ｂ、２ｂ、・・・はライン選択導体１０
ｂと保持電流源２０ｂとの間に接続されている。同じよ
うなことは、次のラインのセル１ｃ＋２ｃ＋・・・並び
にライン選択導体１０ｃ及び保持電流源２０ｃの間につ
いても成立する。

セル１ａについていえば、このセルを構成する要素は、
ＮＰＮ形の第１のトランジスタＴ１．　（これは２個の
エミッタを有し、第１のエミッタが「保持エミッタ」と
呼ばれ、保持電流源２０ａに接続される。）のベースと
コレクタは、夫々、ＰＮＰ形のトランジスタ７３ｍのコ
レクタとベースに接続され、半セルを形成する。トラン
ジスタＴｅａのエミッタはライン選択導体１０ａに接続
する。トランジスタＴ１．の第２のエミッタは、「選択
エミッタ」と呼ばれ、メモリに書込んだり読出しするた
めの読出し／書込み導体１５に接続する。トランジスタ
Ｔ１ｍ及びＴ。から形成される組立体は第１の半セルを
構成し、ＮＰＮ形の２個のエミッタを有するトランジス
タＴ□と関連するＰＮＰ形のトランジスタＴ４ｍとが第
１の半セルと同じ第２の半セルを形成する。

これらの２個の半セルは斯くしてライン選択導体１０ａ
と保持電流源２０ａとの間に接続される。第１と第２の
半セルは交差結合により既知の態様で互に接続される。

トランジスタＴ１．のベースとコレクタは、夫々、トラ
ンジスタＴ！、のコレクタとベースに接続する。トラン
ジスタＴ、の保持エミッタは保持電流源２０ａに接続し
、７２ｍの選択エミッタは、導体１５と逆の情報状態を
読出したり、書込んだりするためのもう一つの読出し／
書込み導体１６に接続する。

メモリの他のセルは類似した要素で構成される。

セルｌｂ、　ｌｃの内部については、ＮＰＮ形のマルチ
−エミッタトランジスタＴｌｂ、Ｔｌｃ及びＴ。４ＺＣ
が示されている。それらの動作は、夫々、トランジスタ
Ｔｌ１ｌ及びＴｚ、の動作と類似している。

第１の列の導体１５及び１６はこの列と関連する読出し
／書込みトランジスタＴｌ５１及びＴｌ＆ｌに、夫々、
接続する。同じように、セル２ａ、　２ｂ、　２ｃ・・
・により表わされる次の列にもそれらの列導体に他の読
出し／書込みトランジスタを接続する。これらのトジス
タを図ではＬｓｚ及びＴ１□で表わしである。トランジ
スタＴ＋ｓ＋、Ｔ＋ｓｚ・・・の組立体では、各ベース
を一つに接続する。コレクタについても同じことが云え
る。トランジスタＴｌ＆１ＴＩＩｋ！・・・の組立体に
ついても類似した構成が用いられる。

実用化するには数値の点で、従来技術に係るメモリを用
いると困難が生ずる。この難点を述べ、本発明によれば
その難点が解決されることを述べる。

ライン１０ａが選択され、導体１５及び１６により列ｌ
ａ、　ｌｂ、　ｌｃ・・・が読出されようとしているも
のと仮定する。更に、この瞬時において、図の左側では
全ての半セルがオン状態にある、即ち、トランジスタＴ
１ｍ　＋’Ｔｌａ＋　Ｔ＋ｂ、Ｔｌｃが導通している（
Ｔ＋−、Ｔ＋ｂ。

Ｔｌｃのベースは高いレベルＨにあり、Ｔ２ｍ＋ＴＺｋ
・・・のベース低レベルＬにある）と仮定する。ＥＣＬ
技術で普通行なわれるように、高レベルＨは−１，６ｖ
であり、低レベルＬは−２，４ｖである。

半セルに対する保持電流は約２５μ八に選び、読出し電
流は１０００μへのオーダーとする。選択されていない
ラインの選択導体１０ｂ、　１０ｃは−２，６ｖにし、
選択されている選択導体１０ａは−１，６ｖにする。列
導体１５は−２，４ｖであり、即ち、Ｈよりも０．８ｖ
低い。

この電圧降下は本質的にはトランジスタＴｌａのｖ、。

により表わされ、トランジスタ７１１１のエミッタが列
導体１５に電流を供給する。読出しレベルライン選択導
体１０ｂ及び１０ｃの電圧−２，６ｖは小さな電圧降下
でトランジスタＴｕｂのベース及びトランジスタＴＩＣ
のベースに戻される。蓋し、これらのトランジスタは保
持エミッタによりオン状態にあると仮定されているから
である。さもないとトランジスタ↑１．及びＴＩＣは保
持エミッタにより与えられる保持電流により生ずる飽和
状態にあるから、それらのベース／コレクタ接合はこれ
らの接合の順方向の近くでポーラライズされる。

トラン、ジスタＴ０及びＴＩＣを逆モード、即ち、今度
は選択エミッタＥ２のレベルで不飽和状態、即ち、選択
エミッタＥ２とコレクタの機能が普通のボ−ラライゼイ
ションに対し反転させて動作させることには、不都合な
状態が組合わされる。

実際には、各トランジスタｒｉｂおよびＴｌｃの選択エ
ミッタに不所望な「逆」電流が入り、この逆流の値が一
個のエミッタ当り数μＡのオーダーとなることが判明し
ている。セルのレベルでこの電流が保持電流に対して無
視できず、関連するＰＮＰトランジスタが予期されるよ
りも相当に小さい電流で動作する必要があるためこのト
ランジスタの動作に悪影響することを別として、同じ列
のセルＩｂ、　ｌｃ等の逆電流が導体１５のような列導
体で加わる。大容量のメモリの場合、例えば、−列当り
６４個のセルがある場合、逆電流の和は選択電流自体の
無視できない一部を占め、列の読出し／書込み回路の動
作に重要な外乱を与えることになる。

第２図は特別なセル１ｂを示すが、これは第１図のセル
１ｂに本発明に係る修正を加えたものであり、従来技術
の回路の対応する要素には同じ符号を付しである０本発
明によれば、夫々、トランジスタＴ３ｂ及びＴａｂのエ
ミッターベース通路の各々に同じ向きに並列にダイオー
ド（Ｄ＋、Ｄｔ）を接続する。

換言すれば、ＰＮＰ形のトランジスタＴ。及びＴａｂの
場合ならば、ダイオードＤ、及びＤ２はライン選択導体
ｌＯｂとこれらのトランジスタのベースとの間に順方向
に接続する。

これらのダイオードＤ、及びＯｆはトランジスタを流れ
るべき電流を駆動するから、これらのダイオードＤ、及
びＤｔは増幅率を下げ、ダイオードとトランジスタの関
連する組立体の増幅率がトランジスタだけの時の増幅率
より相当に低く、ダイオードが電流をくう捏上がること
を先験的に推測することができる。

この本発明は、先ず、２個のトランジスタの増幅率の積
は十分の１より高くしつつ、セルの安定性を保つことが
できることを認識したことに基づいている。

第２の重要な点は、逆電流の値を直接法めるパラメータ
が、従来技術のように、電流パラメータ　　　　□では
なく、電圧パラメータであることを本願人が発見したこ
とである。セルの状態にもよるが、トランジスタＴｌｂ
又はＴｔｂのコレクターベース電圧Ｖｂｃの値が問題で
あり、逆電流の変動が非常に速に’　（１８ｍＶの電圧
ｖｂｃ）場合１／２ニなる）。

第３の重要な点は、例えば、トランジスタＴｌｋにこの
逆電流が流れると、同じ半セルの他のトランジスタＴ。

は飽和状態になることである。この場合、ダイオードＤ
１はエミッタ電流１．をトランジスタ７３ｋから引き出
し、エミッターベース電圧Ｖｂ＠が下がる（電流■。が
ｌ／２になる場合１８ｎ＋Ｖだけ）。

エミッターコレクタ電圧ｖｃ、は、既に低い（５０ｍＶ
のオーダー）が、更に下がる。しかしその量はＴ３＆の
ｖｂ、の低下よりも小さい。蓋し、トランジスタＴ３ｂ
の飽和状態は僅かに変わるだけであるからである。トラ
ンジスタＴｌｋのコレクタの電圧はそのベース電圧より
低い（ベース−コレクタ接合はほとんど開放状態にある
）。トランジスタＴｌｋのコレクターベース電圧Ｖｂｃ
は下がり、これが漏洩電流を小さくする。

ダイオードＤ１を取り挙げたのは一例としてであって、
このダイオードＤ、はトランジスタＴ。から６０χのエ
ミッタ電流を食う。即ち、電流１．は１／２．５になり
、Ｔｆｆｉｂのベース電圧は２５ａｇＶだけ増大し、こ
れはＴｏのコレクタと同じである。Ｔｏのコレクタの電
圧は１０ｍＶだけ増大する。これはＴｏのベースと同じ
である。大まかに云って、トランジスタＴｌ１ｍの電圧
Ｖｃ＆は２５２５−１Ｏ−１５だけ小さくなる。これは
約１．７９に等しい比率で漏洩電流を小さくする。

第３図によれば、トランジスタＴｌｋ及びＴｕｋに各々
第３のエミッタＥ３及びＥ、′を設け、これらを前記英
国特許願第１４０５２８５号に示すようにベースに短絡
する。一方ではダイオ−トロ、及びＯｔを設け、他方で
はエミッタＥ、及びＥ、／を設けると著じるしい効果が
得られる。事実、前述したように、トランジスタＴｌｋ
及びＴ。、のコレクターベース電圧Ｖｂｃは漏洩電流の
値を決める。左側の半セルが飽和状態にあると、補助エ
ミッタＥ３は、漏洩電流の一部、例えば５０χを供給し
、エミッタｅｚ及びＥ、が同じ表面区域にあると、漏洩
電流の全ての値は第２図の場合と同じである。しかし、
上述した例では、列導体１５内の漏洩電流は第２図に示
した場合の更に１／２となる。

第４図及び第５図では、第２図及び第３図と同じ要素に
は同じ符号を付しであるが、これらによれば、ダイオー
ドＤ１及びＤ２はトランジスタＴ３ｂ及びＴｈｂと反対
の導電形のトランジスタｒｓｂ及びＴａｂのコレクター
ベース接合で置き換えられている。

トランジスタＴＳｋ及びＴ６にのエミッタとベースとを
短絡し、ライン選択導体１０に接続する。トランジスタ
Ｔｓｂ及びＴ。のコレクタを、夫々、トランジスタＴ。

及びＴｌｋのベースに接続する。トランジスタＴｕｋ及
びＴａｂがＰＮＰ形である場合は、トランジスタＴｅｌ
及びＴｈｂのコレクターベース接合の存在により大幅に
飽和状態から離れ、本質的に一層速くなる。

第６図及び第７図によれば、各半セルは基板５０の上の
絶縁性の島５１及び５２の中に作られている。

各島は、例えば、ＳｉＯ□から成る絶縁層３３により限
定されている。例えば、Ｐ形基板の場合、島５１は高ド
ープＮ３コンタクト層を具え、その底の上にＮドープで
あり、トランジスタＴｌｂのコレクタを形成する半導体
埋込み層３４をのせる。表面にはＰ゛形の第１の表面隣
接領域３６を設け、トランジスタＴ０のベースとする。

トランジスタＴｌ１ｔはｎ“形のエミッタ領域Ｅｌ、Ｂ
！及び、場合によっては、Ｅ３を具える。また表面に第
２の表面隣接領域３５を設ける。これまたＰ°形であり
、第１の領域から表面に埋込みコレクタ層３４を局所的
に伸ばす第１の表面隣接領域３１により分離される。

換言すれば、トランジスタＴ０及びＴｔｂ　（Ｅ＋、Ｅ
ｚ。

Ｅ３．３６．３４）は縦形であり、トランジスタ７３ｋ
及びＴｈｂ　（３５，３１，３６）は横形である。

第６図は特にメタライゼーションの仕方を示したもので
ある。

注意すべきことは、第６図及び第７図は略図にすぎず、
簡明にするため比率を任意にしていることである。これ
らの図において、成る絶縁表面層は示していない。簡明
ならしめるため半導体本体の種々の領域上のコンタクト
として金属スリップを用いるが、対応する領域よりも狭
く図示している。実際には、これらはコンタクト窓より
大きく作られ、一部は絶縁層の上にのっている。

その結果、第６図につき述べると、注意すべきことは、
島５１及び５２の下側に延在する埋込み層３０及び４０
はコレクタコンタクト点Ｃ及びＣ′の下では伸張させら
れることである。深い酸化物３３は埋込み層の可成りな
部分では両方の島が同時に形成される区域がとって代る
。特に前記コレクタコンタクト区域Ｃ及びＣ′ではそう
である。

エミッタＥ、は２個の部分から成る。保持電流源導体１
１は同じラインのセルの２個のエミッタＥ１及びＨ，ｌ
のこれらの部分と交わり、例えば、酸化物の絶縁層によ
りこれらの２個の部分の間のベース領域３６から分離さ
れる。この手法は本願人の名によるフランス国特許第２
４１３７８２号から既知である。

他のライン接続導体１０はライン選択導体が同じライン
のセルのエミッタ領域３５及び４５を電気的に接続する
ことにより得られる。

列導体は列選択メタライゼーション２５及び２６により
得られるが、これらはメタライゼーション２５の同じ列
のエミッタとメタライゼーション２６の同じ列のエミッ
タＥ、／とを結ぶことにより得られる。

セルの内部の電気接続はメタライゼーション１３０及び
１４０により得られる。メタライゼーション１３０はト
ランジスタＴｌｂのベース３６をトランジスタＴｕｂの
コレクタＣ′に接続し、メタライゼーション１４０はト
ランジスタ’ｈｂのベース４６をトランジスタＴｌｂの
コレクタＣに接続する。

エミッタＥ、及びＢ３１はメタライゼーション１３０及
び１４０の下の領域１３３及び１４３の下に置かれる。

これはエミッタをトランジスタＴｌｂ及びＴＺｂのベー
ス３６及び４６と短絡させる。エミッタ領域Ｅ３及びＥ
３１は一般に領域１３３及び１４３より狭く、後者は１
３１及び１３２並びに１４１及び１４２の両側で突出す
る。

この結果、トランジスタＴｌｂ及びＴ’ｚｂの動作は補
助エミッタＥ３のピンチ効果によるベース抵抗でこれら
のエミッタＥ１及びＥ２に対して乱されない。

トランジスタＴ５ｂ及びＴｂｂはバーチカル（縦形）ト
ランジスタであり、エミッタｎ°形の領域１３５及び１
４５により構成され、ベースは領域３５及び３６、即ち
、トランジスタ７３ｂ及び７４ｂのエミッタにより構成
され、コレクタは前述した領域３４及び３０により構成
される。領域１３５及び１４５は少なくとも一部メタラ
イゼーション１０の下に位置し、これがトランジスタｒ
ｓｂ及びＴｂｂのエミッターベース短絡回路を作る。領
域１３５及び１４５はエミッタ領域Ｅ３及びＥ、ｌと同
じ状態下で完全にメタライゼーション１０の下に位置す
ると好適である。これらは領域３５及び４５の表面の一
部を占める。それらのドーピングはエミッタ領域Ｅ、な
いしＥ、と同じにすると有利である。

第６図及び第７図に示したように複数個のセルを集積化
して半導体メモリを作る方法は特別な困難さを伴なわず
、深い酸化物で横方向が絶縁されている集積回路、特に
ＢＣＬ回路を作るのに用いられる既知の技術を用いるこ
とができる。例えば、前述したフランス国特許願第２４
１３７８２号に与えられている情報を参照されたい。こ
の特許願を一般的な製造技術の参考文献としてここに含
める。

自己整合方法を使用し、特に、エミッタのコンタクト窓
をこれらのエミッタにイオン注入するのにも役立てる時
は、エミッタ又は補助領域のために、幅がベースコンタ
クトである窓を設け、次にベースコンタクトを光感応性
ラフカーのマスクにより小さくし、エミッタ又は補助領
域に所望の寸法とし１、次にイオン注入を行なう。ラッ
カマスクをはずすと、エミッタ又は補助領域を含むベー
スコンタクト窓が得られる。コンタクト窓の周辺の全て
の外で突出する導体を用いると、目的とするベースと補
助エミッタの間の短絡が得られる。

【図面の簡単な説明】

第１図は従来技術に係るメモリのセルの構造の説明図、 第２図は本発明に係るセルの電気回路図、第３図は前記
既知の改良を含むセルの回路図、第４図及び第５図は本
発明回路の２個の変形例の回路図、 第６図及び第７図は第４図及び第５図の回路の実施例の
平面図及びＡ−Ａ線で切った断面図である。 １・・・−列のセル　　　　２・・・次の列のセル１０
・・・ライン選択導体 １５、１６・・・読出し／書込み導体 ２０・・・保持電流源 ２５．２６・・・列選択メタライゼーション３３・・・
絶縁層　　　　　　３４・・・埋込み層３５・・・第２
の表面隣接領域 ３６・・・第１の表面隣接領域 ５０・・・基板　　　　　　　５１・・・島１３０、１
４０・・・メタライゼーション特許　出　願人　　エヌ
・べ−・フィリップスフルーイランベンフアプリケユ

Claims (1)

1. 【特許請求の範囲】 １、能動負荷を有し、二進情報を蓄えるために、行列に
   構成された複数個のセルを具え、各セルが第１の導電形
   の第１と第２のトランジスタを具え、各々が、一方では
   、第１と第２のエミッタを具え、第１のエミッタどうし
   を接続し、第２のエミッタを各々列選択導体に接続し、
   他方では、前記第１の導電形とは逆の第２の導電形の第
   ３と第４のトランジスタのコレクタに接続されたベース
   を具え、最后に第３と第４のトランジスタのベースに接
   続されたコレクタを具え、第３のトランジスタのコレク
   タを第４のトランジスタのベースに接続し、逆も行ない
   、第３と第４のトランジスタのエミッタを互に接続する
   と共にライン選択導体に接続した選択的にアクセスでき
   るメモリにおいて、各セルの第３及び第４のトランジス
   タ（Ｔ＿３＿ａ、Ｔ＿３＿ｂ・・・及びＴ＿４＿ａ、Ｔ
   ＿４＿ｂ・・・）の各々のエミッターベース接合と並列
   に且つこの接合と同じ向きに接続した付加ダイオードに
   より構成されるダイオード（Ｄ＿１、Ｄ＿２）を設けた
   ことを特徴とする選択的にアクセスできるメモリ。 ２、第１のトランジスタをＮＰＮ形とし、第２のトラン
   ジスタをＰＮＰ形としたことを特徴とする特許請求の範
   囲第１項記載の選択的にアクセスできるメモリ。 ３、各セルの第１のトランジスタ（Ｔ＿１＿ａ、Ｔ＿１
   ＿ｂ・・・）と第２のトランジスタ（Ｔ＿２＿ａ、Ｔ＿
   ２＿ｂ・・・）の各々に第３のエミッタ（Ｅ＿３、Ｅ＿
   ３′）を設け、この第３のエミッタを対応するトランジ
   スタのベースと短絡させたことを特徴とする特許請求の
   範囲第１項及び第２項のいずれか一項に記載の選択的に
   アクセスできるメモリ。 ４、前記ダイオード（Ｄ＿１、Ｄ＿２）を第１の導電形
   のシャントトランジスタ（Ｔ＿５＿ｂ、Ｔ＿６＿ｂ）の
   コレクターベース接合により構成し、それらのエミッタ
   とベースを互に短絡すると共に、前記ライン選択導体に
   接続したことを特徴とする特許請求の範囲第１項ないし
   第３項のいずれか一項に記載の選択的にアクセスできる
   メモリ。 ５、各セルの第１と第２のマルチ−エミッタトランジス
   タ（Ｔ＿１＿ａ、Ｔ＿２＿ａ、Ｔ＿１＿ｂ、Ｔ＿２＿ｂ
   ・・・）の各々をバーチカルトランジスタとし、そのコ
   レクタを埋込み層（３４）により構成し、ベースを第１
   の表面隣接領域（３６）により構成し、この中に前記エ
   ミッタ（Ｅ＿１・・・Ｅ＿３）を形成し、各セルの第３
   と第４のトランジスタ（Ｔ＿３＿ａ、Ｔ＿４＿ａ、Ｔ＿
   ３＿ｂ、Ｔ＿４＿ｂ・・・）の各々をラテラルトランジ
   スタとし、コレクタを前記第１の表面隣接領域 （３６）により構成し、エミッタを第１の表面隣接幅狭
   部（３１）により前記第１の表面隣接領域（３６）から
   分離された第２の表面隣接領域（３５）により構成し、
   前記幅狭部が埋込層（３４）を表面で局所的に拡大する
   と共に、ラテラルトランジスタのベースを構成し、シャ
   ントトランジスタ（Ｔ＿５＿ｂ、Ｔ＿６＿ｂ）が第２の
   バーチカルトランジスタであり、そのエミッタ領域（１
   ３５）が第２の表面隣接領域（３５）内に形成され、こ
   の領域（３５）がベースを構成し、コレクタが前記埋込
   み層（３４）により構成されることを特徴とする特許請
   求の範囲第４項記載の選択的にアクセスできるメモリ。 ６、第２のバーチカルトランジスタ（Ｔ＿５＿ｂ、Ｔ＿
   ６＿ｂ）のエミッタ領域（１３５）が少なくとも一部ラ
   イン選択導体（１０）の下にあり、これらによりエミッ
   タ（１３５）とベース（３５）との間の短絡が得られる
   ことを特徴とする特許請求の範囲第５項記載の選択的に
   アクセスできるメモリ。