JPS61224739A - パルススタッフ同期装置 - Google Patents
パルススタッフ同期装置Info
- Publication number
- JPS61224739A JPS61224739A JP6566685A JP6566685A JPS61224739A JP S61224739 A JPS61224739 A JP S61224739A JP 6566685 A JP6566685 A JP 6566685A JP 6566685 A JP6566685 A JP 6566685A JP S61224739 A JPS61224739 A JP S61224739A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse
- stuff
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/073—Bit stuffing, e.g. PDH
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パルス不タッフ同期装置において、
位相比較回路のリセットパルスの発生の制御にスタッフ
制御信号を使用することによって、信号ジッタによる同
期化に対する悪影響を除去したものである。
制御信号を使用することによって、信号ジッタによる同
期化に対する悪影響を除去したものである。
本発明はディジタル多重変換装置に使用される非同期デ
ィジタル信号のパルススタッフ同期方式の改良に関する
。
ィジタル信号のパルススタッフ同期方式の改良に関する
。
例えば低速ＰＣＭシステムを多重化して多重化ｐｃ阿ク
システム構成する場合、低速ＰＣＨのクロック周波数よ
りも多重化ＰＣＭシステムのクロック周波数を僅かに高
めに選定し、送信側で両者間の周波数の差を低速ＰＣＨ
に付加ビットを挿入して同期化し、受信側では該付加ビ
ットを除去することによって最初の低速ＰＣＭを復元出
来る。
システム構成する場合、低速ＰＣＨのクロック周波数よ
りも多重化ＰＣＭシステムのクロック周波数を僅かに高
めに選定し、送信側で両者間の周波数の差を低速ＰＣＨ
に付加ビットを挿入して同期化し、受信側では該付加ビ
ットを除去することによって最初の低速ＰＣＭを復元出
来る。
第３図はこのようなパルスタンフ同期回路の一例をブロ
ック回路図で示す。
ック回路図で示す。
図において１はメモリ、２は書込カウンタ、３は読取カ
ウンタ、４は位相比較回路、５はスタッフ判定回路、６
はＡＮＤゲートである。
ウンタ、４は位相比較回路、５はスタッフ判定回路、６
はＡＮＤゲートである。
低速ＰＣＭ信号は書込カウンタ２を介してメモリ１に書
込まれ一時的に記憶される。記憶されたデータは、周波
数が僅か高めに選ばれた多重化ＰＣＭクロック信号にて
、読取カウンタで読取られ、多重化ＰＣＭシステムに供
給される。
込まれ一時的に記憶される。記憶されたデータは、周波
数が僅か高めに選ばれた多重化ＰＣＭクロック信号にて
、読取カウンタで読取られ、多重化ＰＣＭシステムに供
給される。
読取りクロック信号の周波数は書込クロック信号の周波
数よりも高くしであるから、読取速度が速く、同じデー
タを２度読みすることになる。
数よりも高くしであるから、読取速度が速く、同じデー
タを２度読みすることになる。
位相比較回路４は書込位相と読取位相との位相差を監視
する回路であり、位相差がＯに接近したとき、これを検
出し、スタッフ判定回路５にて付加パルスの挿入位置情
報を受信側に送り、多重化ＰＣＭクロック信号を読取カ
ウンタに送出している読取禁止ゲート６は、次の多重化
フレームでは読取りを１ビツト禁止する。
する回路であり、位相差がＯに接近したとき、これを検
出し、スタッフ判定回路５にて付加パルスの挿入位置情
報を受信側に送り、多重化ＰＣＭクロック信号を読取カ
ウンタに送出している読取禁止ゲート６は、次の多重化
フレームでは読取りを１ビツト禁止する。
位相比較回路はスタッフ同期の重要な回路であるから、
常に正しく機能することが望ましい。
常に正しく機能することが望ましい。
第４図はスタッフ同期装置に使用する従来の位相比較回
路の一例を示し、第５図はその動作説明のための波形タ
イムチャートである。
路の一例を示し、第５図はその動作説明のための波形タ
イムチャートである。
図において、１１．２１．２２はＤ−フリップフロップ
回路である。
回路である。
フリップフロップ１１には書込タイミング信号と読取タ
イミング信号が入力され、両者の位相差が小さいときは
、百出力１４がローレベルとなる。
イミング信号が入力され、両者の位相差が小さいときは
、百出力１４がローレベルとなる。
信号１４はラッチ回路２１のセット人力Ｓに接続される
。ラッチ回路の出力は位相比較読取タイミング信号（以
下ＰＣＲ信号と云う）１６によって読取られ、スタッフ
の挿入の有無を決定する。
。ラッチ回路の出力は位相比較読取タイミング信号（以
下ＰＣＲ信号と云う）１６によって読取られ、スタッフ
の挿入の有無を決定する。
第５図において、第１列はＰＣＲ信号１６、第２列はス
タッフパルスの挿入位置を示す。
タッフパルスの挿入位置を示す。
このスタッフパルスの挿入位置は予め定められ、固定さ
れている。
れている。
第３列はラッチ回路２１のセット信号１４、第４列はラ
ッチ回路２１のＱ端子出力信号、第５列はスタッフ制御
信号発生回路即ちフリップフロップ回路２２のＱ端子出
力信号２３の波形を示す。
ッチ回路２１のＱ端子出力信号、第５列はスタッフ制御
信号発生回路即ちフリップフロップ回路２２のＱ端子出
力信号２３の波形を示す。
書込タイミング信号と読取タイミング信号の位相差が小
さくなるとき、ラッチ回路２１は第３列のセット信号１
４のハイレベルからローレベルへの下降変換点にてセッ
トされ、ラッチ回路２１のＱ端子にハイレベルの信号を
生じる。
さくなるとき、ラッチ回路２１は第３列のセット信号１
４のハイレベルからローレベルへの下降変換点にてセッ
トされ、ラッチ回路２１のＱ端子にハイレベルの信号を
生じる。
このハイレベルの信号はラッチ回路２２から、フリップ
フロップ回路２２のＤ入力端子に与えられ、このＤ入力
端子がハイレベルの時ＰＣＲ信号１６が回路２２のＴ端
子に与えられると、回路２２は第５列に示すようなハイ
レベルのスタッフ制御信号２３を発生する。
フロップ回路２２のＤ入力端子に与えられ、このＤ入力
端子がハイレベルの時ＰＣＲ信号１６が回路２２のＴ端
子に与えられると、回路２２は第５列に示すようなハイ
レベルのスタッフ制御信号２３を発生する。
しかし、そのＰＣＲ信号はランチ回路２１の出力を反転
しＱ出力をローレベルにするから、フリップフロップ２
２で発生したスタッフ制御信号は次のＰＣＲ信号によっ
てリセットされる。
しＱ出力をローレベルにするから、フリップフロップ２
２で発生したスタッフ制御信号は次のＰＣＲ信号によっ
てリセットされる。
第６列はスタッフ制御信号によって第２列のスタッフパ
ルス位置から選ばれたスタッフパルスを示す。
ルス位置から選ばれたスタッフパルスを示す。
即ち、書込タイミング信号と読取タイミング信号の位相
差が減少したときは、次に始まるＰＣＲ信号の１周期内
において、予め位置の指定されているスタッフパルスの
一つが選ばれ、スタッフパルスとして挿入される。
差が減少したときは、次に始まるＰＣＲ信号の１周期内
において、予め位置の指定されているスタッフパルスの
一つが選ばれ、スタッフパルスとして挿入される。
第６図はスタッフ同期装置に使用する位相比較回路の他
の一従来例の回路図、第７図はその動作説明のための波
形タイムチャートである。
の一従来例の回路図、第７図はその動作説明のための波
形タイムチャートである。
図において、第４．５図と対応した部位は同一番号にて
示す。
示す。
なお２４はＮＯＲゲートであり、回路１１に対応する。
また２５は２１の回路に対応するランチ回路であり、ラ
ンチ回路は２個のＮＯＲ回路にて構成される。
ンチ回路は２個のＮＯＲ回路にて構成される。
書込信号１２と読取信号１３のローレベルの部分が重な
る程に位相差が減少すると、ラッチ回路２５がセットさ
れハイレベル信号はスタッフ制御信号発生回路２２へ供
給される。
る程に位相差が減少すると、ラッチ回路２５がセットさ
れハイレベル信号はスタッフ制御信号発生回路２２へ供
給される。
リセット信号２６がラッチ回路２５に与えられると、ラ
ッチ回路２５はリセットする。
ッチ回路２５はリセットする。
リセット信号を与えるタイミングは第７図に示すように
スタッフパルスの挿入位置とＰＣＲ信号の間に設定され
る。
スタッフパルスの挿入位置とＰＣＲ信号の間に設定され
る。
スタッフ同期装置においては、非同期ディジタル信号が
伝送路を経由して入力され、多分にジッタを含む。従っ
て位相比較回路は、書込クロック信号にジッタを含む場
合正常な動作が困難となる。
伝送路を経由して入力され、多分にジッタを含む。従っ
て位相比較回路は、書込クロック信号にジッタを含む場
合正常な動作が困難となる。
第４図の従来の回路は、ラッチ回路２１がスタッフ制御
信号２３でリセットされている為、２フレーム連続のス
タッフは出来ない。従って入カシツタに対して追従性が
悪くなる欠点がある。
信号２３でリセットされている為、２フレーム連続のス
タッフは出来ない。従って入カシツタに対して追従性が
悪くなる欠点がある。
また第６図の従来例においては、ＰＣＲ信号よりも前に
ランチリセット信号があるので、ジッタにより書込タイ
ミング信号と読取タイミング信号の位相差が変化した時
、スタッフ無しと判定される危険があり問題である。
ランチリセット信号があるので、ジッタにより書込タイ
ミング信号と読取タイミング信号の位相差が変化した時
、スタッフ無しと判定される危険があり問題である。
上記の問題点は、書込クロック信号と読取りロック信号
の否定論理積をセット入力とし、その出力信号がタイミ
ング信号と共に供給されるフリップフロンプ回路の出力
信号とリセット信号との論理積をリセット入力とするラ
ッチ回路を備える本発明のパルススタッフ同期装置によ
って解決される。
の否定論理積をセット入力とし、その出力信号がタイミ
ング信号と共に供給されるフリップフロンプ回路の出力
信号とリセット信号との論理積をリセット入力とするラ
ッチ回路を備える本発明のパルススタッフ同期装置によ
って解決される。
本発明によれば、スタッフ制御信号によりリセットパル
スの発生を制御する。これによって、スタッフパルスが
発生していない状態ではリセットパルスが禁止され、こ
の禁止状態は書込パルスと読取パルスの位相が接近して
ラッチ回路をセットしてスタッフパルスを挿入する迄は
保持されるのでシフタによる読み落としを生じることが
無い。
スの発生を制御する。これによって、スタッフパルスが
発生していない状態ではリセットパルスが禁止され、こ
の禁止状態は書込パルスと読取パルスの位相が接近して
ラッチ回路をセットしてスタッフパルスを挿入する迄は
保持されるのでシフタによる読み落としを生じることが
無い。
またスタッフ挿入状態になったとき、リセットパルスの
発生にてラッチ回路がリセットされても書込パルスと読
取パルスが所定の位相差以内に接近しているとラッチ回
路が再度セットされるので、連続スタッフが可能である
。
発生にてラッチ回路がリセットされても書込パルスと読
取パルスが所定の位相差以内に接近しているとラッチ回
路が再度セットされるので、連続スタッフが可能である
。
図示実施例に従い、本発明の要旨を詳細に説明する。
第１図は位相比較回路の一実施例をブロック図にて示し
、第２図はその回路動作を説明するための波形図である
。
、第２図はその回路動作を説明するための波形図である
。
第１図において１、第６図と同一部分は同一番号にて示
す。本発明の実施例ではＡＮＤ回路２７がラッチ回路２
５のリセット入力部に設けられ、リセットパルス２６と
スタッフパルス発生回路２２の出力信号即ちスタッフ制
御信号との論理積がラッチ回路２５へ供給される。
す。本発明の実施例ではＡＮＤ回路２７がラッチ回路２
５のリセット入力部に設けられ、リセットパルス２６と
スタッフパルス発生回路２２の出力信号即ちスタッフ制
御信号との論理積がラッチ回路２５へ供給される。
回路の動作は次の通りである。
ランチ回路２５は書込パルスと読取パルスの位相差が減
少したときセットされ第５列の信号をスタッフ制御信号
発生回路２２へ供給する。この状態で第１列のＰＣＲ信
号が回路２２のクロンク入力端子に与えられときに第６
列のスタッフ制御信号を発生する。しかしＰＣＲ信号が
与えられる前に、第３列のリセットパルスがＡＮＤゲー
ト２７に与えられる。このリセットパルスはスタッフ制
御信号が未だ発生していないのでＡＮＤゲート２７で阻
止されその結果ラッチ回路をリセットさせることはない
。従ってラッチ回路２５は安定なセット信号を保持し、
これを回路２２へ与え続ける。従って次のＰＣＲ信号に
よって第６列のスタッフ制御信号を確実に発生させるこ
とが出来る。
少したときセットされ第５列の信号をスタッフ制御信号
発生回路２２へ供給する。この状態で第１列のＰＣＲ信
号が回路２２のクロンク入力端子に与えられときに第６
列のスタッフ制御信号を発生する。しかしＰＣＲ信号が
与えられる前に、第３列のリセットパルスがＡＮＤゲー
ト２７に与えられる。このリセットパルスはスタッフ制
御信号が未だ発生していないのでＡＮＤゲート２７で阻
止されその結果ラッチ回路をリセットさせることはない
。従ってラッチ回路２５は安定なセット信号を保持し、
これを回路２２へ与え続ける。従って次のＰＣＲ信号に
よって第６列のスタッフ制御信号を確実に発生させるこ
とが出来る。
スタッフ制御信号が発生するとＡＮＤゲート２７はリセ
ットパルス２６を通過させる。
ットパルス２６を通過させる。
第３列のリセットパルスと第６列のスタッフ制御信号と
のアンド信号、第４列の信号がリセット信号としてラッ
チ回路２５に与えられ、ラッチ回路２５をリセットする
ことが出来る。
のアンド信号、第４列の信号がリセット信号としてラッ
チ回路２５に与えられ、ラッチ回路２５をリセットする
ことが出来る。
ラッチ回路がリセットすれば、スタッフ制御信号は次の
ＰＣＨによって第５列に示すようにハイレベルからロー
レベルに変化する。
ＰＣＨによって第５列に示すようにハイレベルからロー
レベルに変化する。
スタッフ制御信号によって第２列のスタッフパルス挿入
位置の一つのスタッフパルス、第７列、が挿入される。
位置の一つのスタッフパルス、第７列、が挿入される。
しかし、第４列のリセットパルスによってラッチ回路が
リセット状態にされても、相変わらずに１２と１３のク
ロック信号の位相差が少ない場合は、第５列の信号はハ
イレベルに直ちにもどり、スタッフ制御信号も次のＰＣ
Ｒ信号にてハイレベルに維持される。
リセット状態にされても、相変わらずに１２と１３のク
ロック信号の位相差が少ない場合は、第５列の信号はハ
イレベルに直ちにもどり、スタッフ制御信号も次のＰＣ
Ｒ信号にてハイレベルに維持される。
従って次にＰＣＲ信号区間でもスタッフパルスが挿入さ
れ、連続スタッフが行えることになる。
れ、連続スタッフが行えることになる。
以上述べたように、本発明によれば信号にジッタが含ま
れる場合においても正常なスタッフ同期を可能にするも
ので、また２フレーム連続のスタッフ挿入も可能で、デ
ィジタル信号の同期多重化に対し、その作用効果は極め
て大きい。
れる場合においても正常なスタッフ同期を可能にするも
ので、また２フレーム連続のスタッフ挿入も可能で、デ
ィジタル信号の同期多重化に対し、その作用効果は極め
て大きい。
第１図は位相比較回路の一実施例のブロック図、第２図
はその回路動作を説明するための波形図、第３図はパル
スタップ同期回路のブロック構成図、 第４図はスタッフ同期装置に使用する従来の位相比較回
路の一例を示す回路図、 第５図はその動作説明のための波形タイムチャート、 第６図はスタッフ同期装置に使用する従来の位相比較回
路の別の一例を示す回路図、 第７図はその動作説明のための波形タイムチャートであ
る。 図において、 １はメモリ、 ２は書込カウンタ、 ３は読取カウンタ、 ４は位相比較回路、 ５はスタッフ判定回路・ ６はＡＮＤゲートである。 １１．２４は書込及び読取りロックの位相比較回路、２
１．２５はラッチ回路、 ２２はスタッフ制御信号発生回路、 ２７はリセントパルスのゲート回路である。 スタ、フハ・ルス 摩４造明１；よる有すηビｌ刺目で一カ午ｊ狛ｎ２率
２ 幻 ノ寸ルススタッフ（ＥＨＩＩｉ４目名４ブロックロ劣ト
３ 阻
はその回路動作を説明するための波形図、第３図はパル
スタップ同期回路のブロック構成図、 第４図はスタッフ同期装置に使用する従来の位相比較回
路の一例を示す回路図、 第５図はその動作説明のための波形タイムチャート、 第６図はスタッフ同期装置に使用する従来の位相比較回
路の別の一例を示す回路図、 第７図はその動作説明のための波形タイムチャートであ
る。 図において、 １はメモリ、 ２は書込カウンタ、 ３は読取カウンタ、 ４は位相比較回路、 ５はスタッフ判定回路・ ６はＡＮＤゲートである。 １１．２４は書込及び読取りロックの位相比較回路、２
１．２５はラッチ回路、 ２２はスタッフ制御信号発生回路、 ２７はリセントパルスのゲート回路である。 スタ、フハ・ルス 摩４造明１；よる有すηビｌ刺目で一カ午ｊ狛ｎ２率
２ 幻 ノ寸ルススタッフ（ＥＨＩＩｉ４目名４ブロックロ劣ト
３ 阻
Claims (1)
- 書込クロック信号と読取りロック信号の位相比較出力を
セット入力とし、その出力信号がタイミング信号と共に
供給されるフリップフロップ回路（２２）の出力信号と
リセット信号との論理積をリセット入力とするラッチ回
路（２５）を備えることを特徴とするパルススタッフ同
期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6566685A JPS61224739A (ja) | 1985-03-29 | 1985-03-29 | パルススタッフ同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6566685A JPS61224739A (ja) | 1985-03-29 | 1985-03-29 | パルススタッフ同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224739A true JPS61224739A (ja) | 1986-10-06 |
| JPH0350467B2 JPH0350467B2 (ja) | 1991-08-01 |
Family
ID=13293543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6566685A Granted JPS61224739A (ja) | 1985-03-29 | 1985-03-29 | パルススタッフ同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180142A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 同期式位相比較回路 |
-
1985
- 1985-03-29 JP JP6566685A patent/JPS61224739A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180142A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 同期式位相比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350467B2 (ja) | 1991-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5757871A (en) | Jitter suppression circuit for clock signals used for sending data from a synchronous transmission network to an asynchronous transmission network | |
| EP0678990A2 (en) | Zero latency synchronizer method and apparatus for system having at least two clock domains | |
| KR920008049B1 (ko) | 동기회로 | |
| JPH04286233A (ja) | スタッフ同期回路 | |
| EP0142723A2 (en) | Frequency converter for multiplex system using pulse-stuffing | |
| JPS61224739A (ja) | パルススタッフ同期装置 | |
| US5548624A (en) | Destuff circuit for asynchronous digital signals | |
| JP2669697B2 (ja) | エラスティックストアメモリの読出し制御方式 | |
| JPS63226140A (ja) | デイジタルスタツフ同期の位相検出方式 | |
| JP2555723B2 (ja) | ビット・バッファ回路 | |
| CA2019586C (en) | Interface circuit for data transmission between a microprocessor system and a time-division-multiplexed system | |
| JPS62128633A (ja) | スタツフ同期クロツク発生回路 | |
| JPS622348B2 (ja) | ||
| JP2917583B2 (ja) | スタッフ同期回路 | |
| JP2766006B2 (ja) | エラスティック・ストア方式 | |
| JPH09139730A (ja) | エラステックストア | |
| JP3047416B2 (ja) | インタフェース回路 | |
| KR19980050372A (ko) | 데이타 전송 동기용 클럭 발생장치 | |
| JP2507514B2 (ja) | ディジタル位相比較器 | |
| JP3097737B2 (ja) | バーストクロック対応メモリ回路 | |
| JPH0115182B2 (ja) | ||
| JP3408634B2 (ja) | フレーム位相同期回路 | |
| JPS61224740A (ja) | スタツフ同期方式 | |
| JPH0514325A (ja) | セル位相乗換回路 | |
| JPS62259133A (ja) | 遅延插脱によるスリツプ制御方式 |