JPS61226856A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS61226856A JPS61226856A JP6730285A JP6730285A JPS61226856A JP S61226856 A JPS61226856 A JP S61226856A JP 6730285 A JP6730285 A JP 6730285A JP 6730285 A JP6730285 A JP 6730285A JP S61226856 A JPS61226856 A JP S61226856A
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- Japan
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- 230000003111 delayed effect Effects 0.000 claims abstract description 10
- 238000007689 inspection Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリをデータ部とパリティ部とに分割した
メモリ装置に対するメモリ制御方式に関するものである
。
メモリ装置に対するメモリ制御方式に関するものである
。
メモリをデータ部とパリティ部とに分割し、データ部に
対してはアーリイ・ライト（ＥＡＲＬＹ ＷＲＩＴＥ）
を行い、パリティ部をパリティ生成検査回路にのみ接続
すると共にパリティ部に対してはディレイド・ライト（
ＤＥＬＡＹεＤ ＷＲＩＴＥ）を行うようにしたメモリ
制御方式である。
対してはアーリイ・ライト（ＥＡＲＬＹ ＷＲＩＴＥ）
を行い、パリティ部をパリティ生成検査回路にのみ接続
すると共にパリティ部に対してはディレイド・ライト（
ＤＥＬＡＹεＤ ＷＲＩＴＥ）を行うようにしたメモリ
制御方式である。
マイクロプロセッサはアドレス発生からデータ取込み迄
の時間（所謂メモリ・アクセス・サイクルとして使用出
来る時間）が短い。従って、メモリ・リード時にアクセ
ス・タイム・マージンを取るため、メモリ起動は出来る
限り早い時期に行うことが望ましい。一方、構成部品を
少なくするために、アーリィ・ライト・サイクル動作を
用い、メモリ・データ入力態をマイクロプロセッサのデ
ータ・バスに直接接続するすることが一般に行われてい
る。ところで、メモリ・データがマイクロプロセッサか
ら発生するタイミングはアドレス発生よりも遅く （モ
トローラ６８０００やインテル８０８６等）、パリティ
生成時間を考慮すると更に遅れる。
の時間（所謂メモリ・アクセス・サイクルとして使用出
来る時間）が短い。従って、メモリ・リード時にアクセ
ス・タイム・マージンを取るため、メモリ起動は出来る
限り早い時期に行うことが望ましい。一方、構成部品を
少なくするために、アーリィ・ライト・サイクル動作を
用い、メモリ・データ入力態をマイクロプロセッサのデ
ータ・バスに直接接続するすることが一般に行われてい
る。ところで、メモリ・データがマイクロプロセッサか
ら発生するタイミングはアドレス発生よりも遅く （モ
トローラ６８０００やインテル８０８６等）、パリティ
生成時間を考慮すると更に遅れる。
従って、一般にはアクセス・タイムを犠牲にしてパリテ
ィ生成時間を見込んでタイミングを遅らせ、アクセス・
タイムの増加分はマイクロプロセッサのサイクルを伸ば
すか若しくはマイクロプロセッサそのものを遅く動作さ
せる方法、又はデータ入力とデータ出力を別バス構成と
し、バス・ドライバによりマイクロプロセッサに接続す
る方法などが採用されている。前者はマイクロプロセッ
サの性能を低下させるという欠点があり、後者は構成部
品の増加、複雑化を来すという欠点がある。第４図は後
者の従来方式の１例を示すものであって、同図において
、ｌはマイクロプロセッサ、２はメモリのデータ部、３
はメモリのパリティ部、４はパリティ生成検査回路、５
はバス・ドライバをそれぞれ示している。第４図におい
ては、データ部２の入力はマイクロプロセッサ１のデー
タ・バスに直接接続されているが、出力はバス・ドライ
バ５を介してデータ・バスに接続されており、パリティ
部３はパリティ生成検査回路４に接続されており、パリ
ティ生成検査回路４がデータ・バスに接続されている。
ィ生成時間を見込んでタイミングを遅らせ、アクセス・
タイムの増加分はマイクロプロセッサのサイクルを伸ば
すか若しくはマイクロプロセッサそのものを遅く動作さ
せる方法、又はデータ入力とデータ出力を別バス構成と
し、バス・ドライバによりマイクロプロセッサに接続す
る方法などが採用されている。前者はマイクロプロセッ
サの性能を低下させるという欠点があり、後者は構成部
品の増加、複雑化を来すという欠点がある。第４図は後
者の従来方式の１例を示すものであって、同図において
、ｌはマイクロプロセッサ、２はメモリのデータ部、３
はメモリのパリティ部、４はパリティ生成検査回路、５
はバス・ドライバをそれぞれ示している。第４図におい
ては、データ部２の入力はマイクロプロセッサ１のデー
タ・バスに直接接続されているが、出力はバス・ドライ
バ５を介してデータ・バスに接続されており、パリティ
部３はパリティ生成検査回路４に接続されており、パリ
ティ生成検査回路４がデータ・バスに接続されている。
データ部２とパリティ部３に対するライト・イネーブル
信号Ｉは、パリティが生成された後に立ち下がるように
構成されている。
信号Ｉは、パリティが生成された後に立ち下がるように
構成されている。
即ち、データ部２及びパリティ部３はディレイド・ライ
ト・サイクル動作を行う。
ト・サイクル動作を行う。
本発明は、上記の考察に基づくものであって、マイクロ
プロセッサの動作速度を遅くすることなく、比較的に低
速度のメモリを使用し、しかも構成部品の少ない、従っ
てコスト・パフォーマンスの優れたメモリ制御方式を提
供することを目的としている。
プロセッサの動作速度を遅くすることなく、比較的に低
速度のメモリを使用し、しかも構成部品の少ない、従っ
てコスト・パフォーマンスの優れたメモリ制御方式を提
供することを目的としている。
そしてそのため本発明のメモリ制御方式は、メモリをデ
ータ部とパリティ部とに分け、上記データ部をマイクロ
プロセッサのデータ・バスに直結し、上記パリティ部は
パリティ生成検査回路にのみ接続する構成とし、且つ上
記データ部はアーリィ・ライト・サイクル動作、上記パ
リティ部はディレイド・ライト・サイクル動作を行うよ
うに構成したことを特徴とするものである。
ータ部とパリティ部とに分け、上記データ部をマイクロ
プロセッサのデータ・バスに直結し、上記パリティ部は
パリティ生成検査回路にのみ接続する構成とし、且つ上
記データ部はアーリィ・ライト・サイクル動作、上記パ
リティ部はディレイド・ライト・サイクル動作を行うよ
うに構成したことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第３図は本
発明の概要を示す図である。第３図において、１１はマ
イクロプロセッサ、１２はメモリのデータ部、１３はメ
モリのパリティ部、１４はパリティ生成検査回路をそれ
ぞれ示している。データ部１２の入力及び出力はマイク
ロプロセッサ１１のデータ・バスに直接接続されている
。パリティ部１３の入力及び出力はパリティ生成検査回
路１４にのみ接続されている。パリティ生成検査回路１
４はマイクロプロセッサのデータ・バスに接続されてい
る。メモリ・ライト動作を行う際、データ部１２はアー
リィ・ライト・サイクル動作を行い、パリティ部１３は
ディレイド・ライト・サイクル動作を行う。
発明の概要を示す図である。第３図において、１１はマ
イクロプロセッサ、１２はメモリのデータ部、１３はメ
モリのパリティ部、１４はパリティ生成検査回路をそれ
ぞれ示している。データ部１２の入力及び出力はマイク
ロプロセッサ１１のデータ・バスに直接接続されている
。パリティ部１３の入力及び出力はパリティ生成検査回
路１４にのみ接続されている。パリティ生成検査回路１
４はマイクロプロセッサのデータ・バスに接続されてい
る。メモリ・ライト動作を行う際、データ部１２はアー
リィ・ライト・サイクル動作を行い、パリティ部１３は
ディレイド・ライト・サイクル動作を行う。
第１図は本発明の１実施例の詳細を示すブロック図であ
り、第２図はそのタイミング図である。
り、第２図はそのタイミング図である。
第１図において、１２Ｈはハイ・データ部、１２Ｌはロ
ウ・データ部、１３Ｈはハイ・パリティ部、１３Ｌはロ
ウ・パリティ部、１５はマルチプレクサ、１６はディレ
ィライン、１７ないし２０はＮＡＮＤ回路、２１ないし
２５はドライバをそれぞれ示している。ハイ・データ部
１２Ｈ及びロウ・データ部１２Ｌはデータ部１２を構成
している。
ウ・データ部、１３Ｈはハイ・パリティ部、１３Ｌはロ
ウ・パリティ部、１５はマルチプレクサ、１６はディレ
ィライン、１７ないし２０はＮＡＮＤ回路、２１ないし
２５はドライバをそれぞれ示している。ハイ・データ部
１２Ｈ及びロウ・データ部１２Ｌはデータ部１２を構成
している。
ハイ・パリティ部１３Ｈとロウ・パリティ部１３Ｌはパ
リティ部１３を構成している。パリティ生成検査回路１
４は、メモリ・ライトの場合、書込みデータに基づいて
パリティ・データを生成し、メモリ・リードの場合、デ
ータ部１２から読み出されたデータとパリティ部１３か
ら読み出されたデータを比較し、パリティ・エラーがあ
ればパリティ・エラー信号ＭＰｎＲをオンする。マルチ
プレクサ１５は、ディレィライン１６の第１出力端子か
らの信号によって制御され、第１出力端子の信号がオフ
（低レベル）の時はアドレスＡＩないしＡ９を出力し、
第１出力端子の信号がオンの時はアドレスＡＩＯないし
＾１８を出力する。マルチプレクサ１５の出力は、ハイ
・データ部１２Ｈ，ロウ・データ部１２Ｌ１ハイ・パリ
ティ部１３Ｈ及びロウ・パリティ部１３Ｌのアドレス端
子に供給される。
リティ部１３を構成している。パリティ生成検査回路１
４は、メモリ・ライトの場合、書込みデータに基づいて
パリティ・データを生成し、メモリ・リードの場合、デ
ータ部１２から読み出されたデータとパリティ部１３か
ら読み出されたデータを比較し、パリティ・エラーがあ
ればパリティ・エラー信号ＭＰｎＲをオンする。マルチ
プレクサ１５は、ディレィライン１６の第１出力端子か
らの信号によって制御され、第１出力端子の信号がオフ
（低レベル）の時はアドレスＡＩないしＡ９を出力し、
第１出力端子の信号がオンの時はアドレスＡＩＯないし
＾１８を出力する。マルチプレクサ１５の出力は、ハイ
・データ部１２Ｈ，ロウ・データ部１２Ｌ１ハイ・パリ
ティ部１３Ｈ及びロウ・パリティ部１３Ｌのアドレス端
子に供給される。
ディレィライン１６には、アドレス・ストローブ■を反
転したものが入力される。ディレィライン１６の第１出
力端子からの信号はマルチプレクサ１５の制御端子に供
給され、第２出力端子からの信号はＮＡＮＤ回路１８．
１９の入力端子に供給され、第３出力端子からの信号は
ＮＡＮＤ回路２０の入力端子に供給される。ＮＡＮＤ回
路１７の上側入力端子には信号ＭＵＭが入力され、下側
入力端子にはアドレス・ストローブＡＳを反転したもの
が入力される。信号ＭＥＭはアドレス情報がメモリ空間
を指定している時にオンする信号である。ＮＡＮＤ回路
１７の出力がハイ・データ部１２Ｈ、ロウ・データ部１
２Ｌ、ハイ・パリティ部１３Ｈ及びロウ・パリティ部１
３Ｌに対するロー・アドレス・ストローブ信号ＲＡＳと
なる。ＮＡＮＤ回路１８にはディレィライン１６の第２
出力端子からの信号及びアッパー・データ・ストローブ
ＵＤＳを反転したものが入力される。ＮＡＮＤ回路１８
の出力は、ハイ・データ部１２Ｈ及びハイ・パリティ部
１３Ｈに対するカラム・アドレス・ストローブ信号τＢ
となる。ＮＡＮＤ回路１９にはディレィライン１６の第
２出力端子からの信号及びロアー・データ・ストローブ
ＬＤＳを反転したものが人力される。ＮＡＮＤ回路１９
の出力は、ロウ・データ部１２Ｌ及びロウ・パリティ部
１３Ｌに対するカラム・アドレス・ストローブ信号ＣＡ
Ｓとなる。
転したものが入力される。ディレィライン１６の第１出
力端子からの信号はマルチプレクサ１５の制御端子に供
給され、第２出力端子からの信号はＮＡＮＤ回路１８．
１９の入力端子に供給され、第３出力端子からの信号は
ＮＡＮＤ回路２０の入力端子に供給される。ＮＡＮＤ回
路１７の上側入力端子には信号ＭＵＭが入力され、下側
入力端子にはアドレス・ストローブＡＳを反転したもの
が入力される。信号ＭＥＭはアドレス情報がメモリ空間
を指定している時にオンする信号である。ＮＡＮＤ回路
１７の出力がハイ・データ部１２Ｈ、ロウ・データ部１
２Ｌ、ハイ・パリティ部１３Ｈ及びロウ・パリティ部１
３Ｌに対するロー・アドレス・ストローブ信号ＲＡＳと
なる。ＮＡＮＤ回路１８にはディレィライン１６の第２
出力端子からの信号及びアッパー・データ・ストローブ
ＵＤＳを反転したものが入力される。ＮＡＮＤ回路１８
の出力は、ハイ・データ部１２Ｈ及びハイ・パリティ部
１３Ｈに対するカラム・アドレス・ストローブ信号τＢ
となる。ＮＡＮＤ回路１９にはディレィライン１６の第
２出力端子からの信号及びロアー・データ・ストローブ
ＬＤＳを反転したものが人力される。ＮＡＮＤ回路１９
の出力は、ロウ・データ部１２Ｌ及びロウ・パリティ部
１３Ｌに対するカラム・アドレス・ストローブ信号ＣＡ
Ｓとなる。
リード／ライト信号Ｒ／Ｗをドライバ２４．２５で増幅
したものがハイ・データ部１２Ｈ及びロウ・データ部１
２Ｌに対するライト・イネーブル信号−Ｅとなる。ＮＡ
ＮＤ回路２０にはディレィライン１６の第３出力端子か
らの信号とり一ド／ライト信号Ｒ／−を反転したものが
入力され、ＮＡＮＤ回路２０の出力がハイ・パリティ部
１３Ｈ及びロウ・パリティ部１３Ｌに対するライト・イ
ネーブル信号札となる。
したものがハイ・データ部１２Ｈ及びロウ・データ部１
２Ｌに対するライト・イネーブル信号−Ｅとなる。ＮＡ
ＮＤ回路２０にはディレィライン１６の第３出力端子か
らの信号とり一ド／ライト信号Ｒ／−を反転したものが
入力され、ＮＡＮＤ回路２０の出力がハイ・パリティ部
１３Ｈ及びロウ・パリティ部１３Ｌに対するライト・イ
ネーブル信号札となる。
第２図は第１図の実施例のタイミング図である。
第２図から判るように、メモリ・ライト・サイクルにお
いて、データ部１２に対するライト・イネーブル信号−
Ｅはカラム・アドレス・ストローブ信号丁が立ち下がる
前に立ち下がっている。即ち、データ部１２はアーリィ
・ライト・サイクル動作を行っている。また、メモリ・
ライト・サイクルにおいて、パリティ部１３に対するラ
イト・イネーブル信号ＷＥはカラム・アドレス・ストロ
ーブＣＡＳが立ち下がる後に立ち下がっている。即ち、
パリティ部１３はディレイド・ライト・サイクル動作を
行っている。アーリィ・ライト・サイクル動作において
は、データ書込み時にメモリの出力側がハイ・インピー
ダンスになり、データが出力されない、従って、メモリ
の入力側と出力側をデータ・バスに直接結合することが
出来る。
いて、データ部１２に対するライト・イネーブル信号−
Ｅはカラム・アドレス・ストローブ信号丁が立ち下がる
前に立ち下がっている。即ち、データ部１２はアーリィ
・ライト・サイクル動作を行っている。また、メモリ・
ライト・サイクルにおいて、パリティ部１３に対するラ
イト・イネーブル信号ＷＥはカラム・アドレス・ストロ
ーブＣＡＳが立ち下がる後に立ち下がっている。即ち、
パリティ部１３はディレイド・ライト・サイクル動作を
行っている。アーリィ・ライト・サイクル動作において
は、データ書込み時にメモリの出力側がハイ・インピー
ダンスになり、データが出力されない、従って、メモリ
の入力側と出力側をデータ・バスに直接結合することが
出来る。
以上の説明から明らかなように、本発明によれば、マイ
クロプロセッサの動作速度を遅くすることなく比較的に
低速度のメモリを使用できること、従来装置に比べて構
成部品が少なくなること等の顕著な効果を奏することが
出来る。
クロプロセッサの動作速度を遅くすることなく比較的に
低速度のメモリを使用できること、従来装置に比べて構
成部品が少なくなること等の顕著な効果を奏することが
出来る。
第１図は本発明の１実施例の詳細を示すブロック図、第
２図はそのタイミング図、第３図は本発明の概要を示す
図、第４図は従来のメモリ制御方式の１例を示す図であ
る。 １２・・・メモリのデータ部、１３・・・メモリのパリ
ティ部、１４・・・パリティ生成検査回路、１２Ｈ・・
・ハイ・データ部、１２Ｌ・・・ロウ・データ部、１３
Ｈ・・・ハイ・パリティ部、１３Ｌ・・・ロウ・パリテ
ィ部、１５・・・マルチプレクサ、１６・・・ディレィ
ライン、１７ないし２０・・・ＮＡＮＤ回路、２１ない
し２５・・・ドライバ。
２図はそのタイミング図、第３図は本発明の概要を示す
図、第４図は従来のメモリ制御方式の１例を示す図であ
る。 １２・・・メモリのデータ部、１３・・・メモリのパリ
ティ部、１４・・・パリティ生成検査回路、１２Ｈ・・
・ハイ・データ部、１２Ｌ・・・ロウ・データ部、１３
Ｈ・・・ハイ・パリティ部、１３Ｌ・・・ロウ・パリテ
ィ部、１５・・・マルチプレクサ、１６・・・ディレィ
ライン、１７ないし２０・・・ＮＡＮＤ回路、２１ない
し２５・・・ドライバ。
Claims (1)
- メモリをデータ部とパリティ部とに分け、上記データ部
をマイクロプロセッサのデータ・バスに直結し、上記パ
リティ部はパリテイ生成検査回路にのみ接続する構成と
し、且つ上記データ部はアーリィ・ライト・サイクル動
作、上記パリティ部はディレイド・ライト・サイクル動
作を行うように構成したことを特徴とするメモリ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6730285A JPS61226856A (ja) | 1985-03-30 | 1985-03-30 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6730285A JPS61226856A (ja) | 1985-03-30 | 1985-03-30 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226856A true JPS61226856A (ja) | 1986-10-08 |
Family
ID=13341072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6730285A Pending JPS61226856A (ja) | 1985-03-30 | 1985-03-30 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226856A (ja) |
-
1985
- 1985-03-30 JP JP6730285A patent/JPS61226856A/ja active Pending
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