JPH0439751A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0439751A JPH0439751A JP14676490A JP14676490A JPH0439751A JP H0439751 A JPH0439751 A JP H0439751A JP 14676490 A JP14676490 A JP 14676490A JP 14676490 A JP14676490 A JP 14676490A JP H0439751 A JPH0439751 A JP H0439751A
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- JP
- Japan
- Prior art keywords
- ram
- rom
- data
- information processing
- cpu
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- Pending
Links
- 230000010365 information processing Effects 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＲＯＭに書き込まれたデータの処理について改
良した情報処理装置に関する。
良した情報処理装置に関する。
［従来の技術］
第４７が従来の技術を示す略図である。アクセスタイム
の低速なＲＯＭ４０２内にデータあるいはプログラムを
内蔵させ、アクセスタイムの高速なＲＡＭ４０１上で動
作させるために、同一アドレスのＲＯＭ４０２のデータ
を同一アドレスのＲＡＭ４０１に転送しておき、そのＲ
ＡＭ上でデータやプログラムを走らせている。その方法
としてはＲＯＭとＲＡＭは同一アドレスに存在するので
読み込みはＲＯＭから行い、次に書き込みはＲＡＭに書
き込むという設定にしておき、ＣＰＵがＲＯＭのデータ
を読み込んで、次にＣＰＵがＲＡＭにデータを書き込む
という動作をさせて初めて８０ＭのデータをＲＡＭに転
送することができる。
の低速なＲＯＭ４０２内にデータあるいはプログラムを
内蔵させ、アクセスタイムの高速なＲＡＭ４０１上で動
作させるために、同一アドレスのＲＯＭ４０２のデータ
を同一アドレスのＲＡＭ４０１に転送しておき、そのＲ
ＡＭ上でデータやプログラムを走らせている。その方法
としてはＲＯＭとＲＡＭは同一アドレスに存在するので
読み込みはＲＯＭから行い、次に書き込みはＲＡＭに書
き込むという設定にしておき、ＣＰＵがＲＯＭのデータ
を読み込んで、次にＣＰＵがＲＡＭにデータを書き込む
という動作をさせて初めて８０ＭのデータをＲＡＭに転
送することができる。
その後、ＲＡＭのみＣＰＵが読み込み可能な設定に切り
換えることにより、ＲＡＭ上でＲＯＭのデータあるいは
プログラムが動作することになる。
換えることにより、ＲＡＭ上でＲＯＭのデータあるいは
プログラムが動作することになる。
［発明が解決しようとする課題］
従来のデータ転送装置は、ＲＯＭのデータをＲＡＭに転
送する際、ＲＯＭのデータをＣＰＵが読み込んでＲＡＭ
に書き込むので次のような問題がある。転送時間が長く
なるのに加え、ＣＰＵがＲ０Ｍのデータを読み込み、さ
らにそれをＲＡＭに書き込みを行なう専用プログラムが
必要になる。
送する際、ＲＯＭのデータをＣＰＵが読み込んでＲＡＭ
に書き込むので次のような問題がある。転送時間が長く
なるのに加え、ＣＰＵがＲ０Ｍのデータを読み込み、さ
らにそれをＲＡＭに書き込みを行なう専用プログラムが
必要になる。
そこで、本発明はこのような問題点を解決するもので、
その目的とするところはプログラム動作、の無駄を省き
、作動時間を短縮して効率を上げることにある。
その目的とするところはプログラム動作、の無駄を省き
、作動時間を短縮して効率を上げることにある。
［課題を解決するための手段］
本発明は、ＣＰＵ （中央演算処理装置）とその共通パ
スに接続された選択可能なＲＯＭとＲＡＭが同一アドレ
ス空間に存在した情報処理装置において、前記ＲＯＭと
前記ＲＡＭの切り替え手段を持ち、前記ＲＯＭから内容
を読み出すと共に前記ＲＡＭに書き込む手段を備えてい
ることを特徴とする。
スに接続された選択可能なＲＯＭとＲＡＭが同一アドレ
ス空間に存在した情報処理装置において、前記ＲＯＭと
前記ＲＡＭの切り替え手段を持ち、前記ＲＯＭから内容
を読み出すと共に前記ＲＡＭに書き込む手段を備えてい
ることを特徴とする。
［作用］
ＲＯＭのデータをＣＰＵが読み込むと同時に同一アドレ
スのＲＡＭへデータを転送が可能なので、ＣＰＵがＲＯ
Ｍのデータを読み込んだ後、ＲＡＭに書き込むのに比べ
て短時間でデータ転送が可能である。
スのＲＡＭへデータを転送が可能なので、ＣＰＵがＲＯ
Ｍのデータを読み込んだ後、ＲＡＭに書き込むのに比べ
て短時間でデータ転送が可能である。
［実施例コ
以下に本発明の実施例を第３図の略図を用いて説明する
０本発明はＲＯＭ３０２からＲＡＭ３０１ヘデータを転
送したいとき、ＣＰＵ３０４がＲＯＭ３０２のデータを
読み込むのみで、ＲＯＭ３０２からＲＡＭ３０１へのデ
ータ転送が可能となる０本発明による第３図は従来技術
の第４図と比較するための略図である。
０本発明はＲＯＭ３０２からＲＡＭ３０１ヘデータを転
送したいとき、ＣＰＵ３０４がＲＯＭ３０２のデータを
読み込むのみで、ＲＯＭ３０２からＲＡＭ３０１へのデ
ータ転送が可能となる０本発明による第３図は従来技術
の第４図と比較するための略図である。
第１図は本発明の原理を示す内部ブ′ロックの略図であ
る。ＣＰＵｌ０Ｉ、ＲＯＭ１０２、ＲＡＭ１０３、メモ
リコントロール回路１０６、デイレイ回路１０７、ＲＯ
Ｍ１０２とＲＡＭ１０３の切り替え回路１１０とから構
成されている。デイレイ回路１０７は、ＲＯＭリードコ
マンド１０８からＲＡＭライトイネーブルコマンド１０
９を生成するための回路である。ＲＯＭ１０２とＲＡＭ
１０３との切り替え回路１１０によって、ＲＯＭ １
０２とＲＡＭ１０３の各々チップイネーブル端子「／○
Ｅ」にチップセレクト信号１１３と１１２を加える。第
２図は本発明によるタイミング図であって、第１図に示
された１１３と１１２は２゜５と２０６によって示して
あり、略符号Ｃ３ｌＮとＣ３２Ｎである。
る。ＣＰＵｌ０Ｉ、ＲＯＭ１０２、ＲＡＭ１０３、メモ
リコントロール回路１０６、デイレイ回路１０７、ＲＯ
Ｍ１０２とＲＡＭ１０３の切り替え回路１１０とから構
成されている。デイレイ回路１０７は、ＲＯＭリードコ
マンド１０８からＲＡＭライトイネーブルコマンド１０
９を生成するための回路である。ＲＯＭ１０２とＲＡＭ
１０３との切り替え回路１１０によって、ＲＯＭ １
０２とＲＡＭ１０３の各々チップイネーブル端子「／○
Ｅ」にチップセレクト信号１１３と１１２を加える。第
２図は本発明によるタイミング図であって、第１図に示
された１１３と１１２は２゜５と２０６によって示して
あり、略符号Ｃ３ｌＮとＣ３２Ｎである。
第１図のＣＰＵｌ０Ｉからメモリリードコマンドが出さ
れると、ＲＯＭリードコマンド１０８がＲＯＭ １０２
のアウトプットイネーブル端子「１０Ｅ」に加えられ、
第２図の２０１に示す如くアクティブになり、ＲＯＭ
１０２からデータがデータバス１０４に導かれ、タイミ
ングは第２図のとおり２０４に示す如くとなる。この時
、デイレイ回路１０７を介して、ＲＡＭライトコマンド
１０９がアクティブとなり、第２図の２０２に示されて
いる。その結果、データバス１０４にのっているデータ
がＲＡＭに書き込まれる。この動作に従って、ＣＰＵが
ＲＯＭのデータをリードすることによりＲＯＭのデータ
がＲＡＭに転送される。
れると、ＲＯＭリードコマンド１０８がＲＯＭ １０２
のアウトプットイネーブル端子「１０Ｅ」に加えられ、
第２図の２０１に示す如くアクティブになり、ＲＯＭ
１０２からデータがデータバス１０４に導かれ、タイミ
ングは第２図のとおり２０４に示す如くとなる。この時
、デイレイ回路１０７を介して、ＲＡＭライトコマンド
１０９がアクティブとなり、第２図の２０２に示されて
いる。その結果、データバス１０４にのっているデータ
がＲＡＭに書き込まれる。この動作に従って、ＣＰＵが
ＲＯＭのデータをリードすることによりＲＯＭのデータ
がＲＡＭに転送される。
ＲＯＭのデータをＲＡＭに転送後、ＲＯＭとＲＡＭの切
り替え回路１１０によりＣ３ｌＮを「ＨＩＧＨ」レベル
、Ｃ３２Ｎを「ＬｏＷ」レベルにしてＲＯＭ１０２の読
み込みを禁止して、ＲＡＭ１０３のデータを読み込むこ
とを可能にして、１１４のＲＡＭリードコマンドをＲＡ
Ｍ１０３の７ウトブツトイネーブル端子「／○Ｅ」に加
えると、ＲＡＭ上のデータを読み込むことができる。以
上の動作により、ＲＯＭのデータはＲＡＭに転送されて
いるので、−船釣なＲＯＭのデータを一般的なＲＡＭ上
で走らせることが可能となる。
り替え回路１１０によりＣ３ｌＮを「ＨＩＧＨ」レベル
、Ｃ３２Ｎを「ＬｏＷ」レベルにしてＲＯＭ１０２の読
み込みを禁止して、ＲＡＭ１０３のデータを読み込むこ
とを可能にして、１１４のＲＡＭリードコマンドをＲＡ
Ｍ１０３の７ウトブツトイネーブル端子「／○Ｅ」に加
えると、ＲＡＭ上のデータを読み込むことができる。以
上の動作により、ＲＯＭのデータはＲＡＭに転送されて
いるので、−船釣なＲＯＭのデータを一般的なＲＡＭ上
で走らせることが可能となる。
［発明の効果］
本発明によれば、 ＣＰＵがＲＯＭのデータをリードし
たあとＲＡＭにライトするのに比べて短時間にデータ転
送が可能となり、プログラムの立ち上がり時間が短縮さ
れ、データ転送用のプログラムが不要になる。
たあとＲＡＭにライトするのに比べて短時間にデータ転
送が可能となり、プログラムの立ち上がり時間が短縮さ
れ、データ転送用のプログラムが不要になる。
今後、それぞれ作動速度の異なった複数のｃＰＵを備え
たマルチＣＰＵ１器において、データあるいはプログラ
ムを読み込んで動作４．備をするまでは高速あるいは低
速ＣＰＵで実施し、プログラムが始動する段階から速度
を変えたＣＰＵに切り替えてスタートするという本発明
の使い方がありつる。
たマルチＣＰＵ１器において、データあるいはプログラ
ムを読み込んで動作４．備をするまでは高速あるいは低
速ＣＰＵで実施し、プログラムが始動する段階から速度
を変えたＣＰＵに切り替えてスタートするという本発明
の使い方がありつる。
第１図は、本発明の実施例を示すブロック図、第２図は
、本発明のタイミング図、第３図は本発明の略図である
。 第４図は、従来のブロック図である。 １０１ ＣＰＵ（中央演算処理装置）１０２・ ＲＯ
Ｍ １０３ ＲＡＭ １０４ データバス ＤＢ １０５ アドレスバス ＡＢ １０６ メモリコントロール回路 １０７ デイレイ回路 １０８ ＲＯＭ’Ｊ−トコマント ＭＲＤ Ｉ Ｎ１
０９ ＲＡＭライトイネーブルコマンドＷＥ Ｎ １１０ ＲＯＭ、ＲＡＭ切り替え回路１１１ ０ＰＵ
ステータスコマンド １１２ ＲＯＭチップイネーブル信号 Ｏ４ ＲＡＭリードコマンド ＭＲＤ２Ｎ（第１図１１４）の タイミング ＡＭ ＲＯＭ メモリコントロール回路 ＣＰＵ ＡＭ ＲＯＭ メモリコントロール回路 ＣＰＵ 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他−名 ＳｌＮ ＲＡＭチップイネーブル信号 Ｓ２Ｎ ＲＡＭリードコマンド ＭＲＤ ２ ＮＲＯＭリードコ
マンド ＭＲＤＩＮ（第１図１０８）の タイミング ＲＡＭライトイネーブルコマンド ＭＷＥＮ （第１図１０９）の タイミング アドレスバス ＡＢ（第１図１０５） のタイミング データバス ＤＢ（第１図１０４） のタイミング ＲＯＭチップイネーブル信号 Ｃ３ｌＮ （第１図１１２）の タイミング ＲＡＭチップイネーブル信号 Ｃ３２Ｎ （第１図１１３）の タイミング 第１図 第２図
、本発明のタイミング図、第３図は本発明の略図である
。 第４図は、従来のブロック図である。 １０１ ＣＰＵ（中央演算処理装置）１０２・ ＲＯ
Ｍ １０３ ＲＡＭ １０４ データバス ＤＢ １０５ アドレスバス ＡＢ １０６ メモリコントロール回路 １０７ デイレイ回路 １０８ ＲＯＭ’Ｊ−トコマント ＭＲＤ Ｉ Ｎ１
０９ ＲＡＭライトイネーブルコマンドＷＥ Ｎ １１０ ＲＯＭ、ＲＡＭ切り替え回路１１１ ０ＰＵ
ステータスコマンド １１２ ＲＯＭチップイネーブル信号 Ｏ４ ＲＡＭリードコマンド ＭＲＤ２Ｎ（第１図１１４）の タイミング ＡＭ ＲＯＭ メモリコントロール回路 ＣＰＵ ＡＭ ＲＯＭ メモリコントロール回路 ＣＰＵ 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他−名 ＳｌＮ ＲＡＭチップイネーブル信号 Ｓ２Ｎ ＲＡＭリードコマンド ＭＲＤ ２ ＮＲＯＭリードコ
マンド ＭＲＤＩＮ（第１図１０８）の タイミング ＲＡＭライトイネーブルコマンド ＭＷＥＮ （第１図１０９）の タイミング アドレスバス ＡＢ（第１図１０５） のタイミング データバス ＤＢ（第１図１０４） のタイミング ＲＯＭチップイネーブル信号 Ｃ３ｌＮ （第１図１１２）の タイミング ＲＡＭチップイネーブル信号 Ｃ３２Ｎ （第１図１１３）の タイミング 第１図 第２図
Claims (1)
- ＣＰＵ（中央演算処理装置）とその共通バスに接続され
た選択可能なＲＯＭとＲＡＭが同一アドレス空間に、存
在した情報処理装置において、前記ＲＯＭと前記ＲＡＭ
の切り替え手段を持ち、前記ＲＯＭから内容を読み出す
と共に前記ＲＡＭに書き込む手段を備えていることを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14676490A JPH0439751A (ja) | 1990-06-05 | 1990-06-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14676490A JPH0439751A (ja) | 1990-06-05 | 1990-06-05 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0439751A true JPH0439751A (ja) | 1992-02-10 |
Family
ID=15415038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14676490A Pending JPH0439751A (ja) | 1990-06-05 | 1990-06-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0439751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089167A (ja) * | 2012-01-27 | 2012-05-10 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-06-05 JP JP14676490A patent/JPH0439751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089167A (ja) * | 2012-01-27 | 2012-05-10 | Hitachi Ltd | 半導体装置 |
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