JPS61227294A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS61227294A JPS61227294A JP60066809A JP6680985A JPS61227294A JP S61227294 A JPS61227294 A JP S61227294A JP 60066809 A JP60066809 A JP 60066809A JP 6680985 A JP6680985 A JP 6680985A JP S61227294 A JPS61227294 A JP S61227294A
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- JP
- Japan
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- mos transistor
- signal
- electrode
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミックＲＡＭ のメモリセルに適した半
導体メモリに関する。
導体メモリに関する。
従来よシ、メモリ特にダイナミックＲＡＭ（ランダム・
アクセス・メモリ）のメモリセルには、第６図に示すよ
うな１トランジスタ／１容量型のメモリセルがひろく用
いられて込る。図中Ｃｓ、Ｃｍは容量、Ｔｒｌはトラン
ジスタ、ＢＩ、はビット線、ＷＬはワード線である。こ
のようなメモリセルは、メモリの高集積化への要求によ
って年々その寸法が小さいものとなっている力ζメモリ
セル全体の微細化とともにその容量自身の微細化が必要
とされる。しかしながら容量を決定する８ｉ０．（誘電
体）の膜厚は、信頼性上の問題から一定の膜厚以下に薄
くすることは困難が伴なうので、容量の面積を実質的に
増大させるためにシリコン基板に溝を設け、その囲りに
容量を形成するよう表メモリセルが提案されている。第
７図はこのことを実現した第６図の具体的構成例で、１
はＰ型シリコン層、２は８ｉ０１膜、３はポリシリコン
層、４はＮ 層、５はＡＩ（アルミニウム）層である。
アクセス・メモリ）のメモリセルには、第６図に示すよ
うな１トランジスタ／１容量型のメモリセルがひろく用
いられて込る。図中Ｃｓ、Ｃｍは容量、Ｔｒｌはトラン
ジスタ、ＢＩ、はビット線、ＷＬはワード線である。こ
のようなメモリセルは、メモリの高集積化への要求によ
って年々その寸法が小さいものとなっている力ζメモリ
セル全体の微細化とともにその容量自身の微細化が必要
とされる。しかしながら容量を決定する８ｉ０．（誘電
体）の膜厚は、信頼性上の問題から一定の膜厚以下に薄
くすることは困難が伴なうので、容量の面積を実質的に
増大させるためにシリコン基板に溝を設け、その囲りに
容量を形成するよう表メモリセルが提案されている。第
７図はこのことを実現した第６図の具体的構成例で、１
はＰ型シリコン層、２は８ｉ０１膜、３はポリシリコン
層、４はＮ 層、５はＡＩ（アルミニウム）層である。
しかしながらこのような１トランジスタ／１容量型のメ
モリセルは、信号の書き込みには問題ないが、信号の読
み出し時にはノイズに弱いという大きな欠点を有する。
モリセルは、信号の書き込みには問題ないが、信号の読
み出し時にはノイズに弱いという大きな欠点を有する。
トランジスタＴｒ１を介して容量Ｃｓにビット線ＢＬを
介して蓄積された電荷Ｑは、読み出し時にビット線ＢＬ
に寄生する容量ＣＢとＣ８に分配される。従うていま５
ｖで容［ＣｓＫ書き込まれた電荷Ｑは、０電位にあるビ
ット線ＢＬに流れ出しビット線ＢＬの電位を上げるが、
その割合はΔＶ＝５Ｃｓ／（Ｃｓ＋Ｃｓ） と々る。
介して蓄積された電荷Ｑは、読み出し時にビット線ＢＬ
に寄生する容量ＣＢとＣ８に分配される。従うていま５
ｖで容［ＣｓＫ書き込まれた電荷Ｑは、０電位にあるビ
ット線ＢＬに流れ出しビット線ＢＬの電位を上げるが、
その割合はΔＶ＝５Ｃｓ／（Ｃｓ＋Ｃｓ） と々る。
通常のメモリアレイでは、ビット線ＢＬには並列にいく
つものメモリセルが接続されているので、容量ＣＢは容
量Ｃ８よりも多く、その割合はＣＢ／Ｃ１１＝２０程度
に設計されている。従って５ｖで書き込まれた信号は、
読み出し時は約０．２５Ｖ以下に低下する。従来の１ト
ランジスタ／１容量型のメモリでは、この微小信号をビ
ット線ＢＬに接続されたセンスアンプ回路で増幅して信
号の検出をする。このような方式ではメモリの高集積化
に伴ない、ビット線ＢＬに接続されるメモリセルの増加
によって大きくなる容量Ｃｎ、 更に微細化に伴なう
容量Ｃ８の減少により、読み出される信号電圧ΔＶは益
々小さくなるので、高感度のセンスアンプ回路を用いて
も、ビット線ＢＬの電位変化を検出するのは非常に困難
となってくるので、メモリの高集積化の大きな障害とな
っている。
つものメモリセルが接続されているので、容量ＣＢは容
量Ｃ８よりも多く、その割合はＣＢ／Ｃ１１＝２０程度
に設計されている。従って５ｖで書き込まれた信号は、
読み出し時は約０．２５Ｖ以下に低下する。従来の１ト
ランジスタ／１容量型のメモリでは、この微小信号をビ
ット線ＢＬに接続されたセンスアンプ回路で増幅して信
号の検出をする。このような方式ではメモリの高集積化
に伴ない、ビット線ＢＬに接続されるメモリセルの増加
によって大きくなる容量Ｃｎ、 更に微細化に伴なう
容量Ｃ８の減少により、読み出される信号電圧ΔＶは益
々小さくなるので、高感度のセンスアンプ回路を用いて
も、ビット線ＢＬの電位変化を検出するのは非常に困難
となってくるので、メモリの高集積化の大きな障害とな
っている。
このような欠点を改良するものとして、第８図の如き電
流読み出し型の２トランジスタ型のダイナミック・メモ
リセルが提案されている（特願昭５４−１６０５２１号
）−０図中ＲＢは読み出しワード線、ＷＷは書き込みワ
ード線、Ｗ／ＲＢはビット線、Ｔ ｒ２ 、、 Ｔ ｒ
＠はトランジスタである。しかしながらこの方式を用い
る場合には、ト、ランジスタＴｒｙ、ＴｒＢ間の素子分
離が必要となり、メモリセルの面積が第７図の従来方式
に比べて著しく増加するので、高集積化にとって大きな
障害となってい石。
流読み出し型の２トランジスタ型のダイナミック・メモ
リセルが提案されている（特願昭５４−１６０５２１号
）−０図中ＲＢは読み出しワード線、ＷＷは書き込みワ
ード線、Ｗ／ＲＢはビット線、Ｔ ｒ２ 、、 Ｔ ｒ
＠はトランジスタである。しかしながらこの方式を用い
る場合には、ト、ランジスタＴｒｙ、ＴｒＢ間の素子分
離が必要となり、メモリセルの面積が第７図の従来方式
に比べて著しく増加するので、高集積化にとって大きな
障害となってい石。
本発明は上記実情に鑑みてなされたもので、従来の１ト
ランジスタ／１容量型のダイナミック型メモリの欠点で
ある信号の読み出し量を増加させ、また従来の２トラン
ジスタ型の欠点であったメモリセルのサイズの微細化を
改善したもので、微細化しても読み出し信号量の多い微
細な半導体メモリを提供しようとするものである。
ランジスタ／１容量型のダイナミック型メモリの欠点で
ある信号の読み出し量を増加させ、また従来の２トラン
ジスタ型の欠点であったメモリセルのサイズの微細化を
改善したもので、微細化しても読み出し信号量の多い微
細な半導体メモリを提供しようとするものである。
本発明は、信号書き込み用のＭＯＳ トランジスタのド
レインはビット線に、ゲートは書き込み用のワード線に
、ソースは電荷′Ｓ積用の容量の一方の電極にそれぞれ
接続され、この容量の他方の電極は信号読み出し用のＭ
ＯＳ トランジスタ（Ｄ’ｆ−トに接続され、このＭＯ
Ｓトランジスタのドレインはビット線に、ソースは読み
出し用のワード線にそれぞれ接続されてなり、前記電荷
蓄積用の容量は半導体主表面上に構成された絶縁膜の溝
の中に溝型キャパシタとして形成され、前記信号読み出
し用のＭＯＳ トランジスタは多結晶シリコン或いは単
結晶化されたシリコンで構成されて前記溝型キャパシタ
上に設置され、この溝型キャパシタの電極を前記信号読
み出し用のＭＯＳ トランジスタのゲート電極としても
使用したことを特徴とする。
レインはビット線に、ゲートは書き込み用のワード線に
、ソースは電荷′Ｓ積用の容量の一方の電極にそれぞれ
接続され、この容量の他方の電極は信号読み出し用のＭ
ＯＳ トランジスタ（Ｄ’ｆ−トに接続され、このＭＯ
Ｓトランジスタのドレインはビット線に、ソースは読み
出し用のワード線にそれぞれ接続されてなり、前記電荷
蓄積用の容量は半導体主表面上に構成された絶縁膜の溝
の中に溝型キャパシタとして形成され、前記信号読み出
し用のＭＯＳ トランジスタは多結晶シリコン或いは単
結晶化されたシリコンで構成されて前記溝型キャパシタ
上に設置され、この溝型キャパシタの電極を前記信号読
み出し用のＭＯＳ トランジスタのゲート電極としても
使用したことを特徴とする。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実権例のメモリセル回路図、第２図は同構成を示
すパターン平面図、第３図は第２図の１−■線に沿う断
面図である。図示される如く信号書き込み用のＭＯＳ
トランジスタＴｒ６のドレインはビット線Ｗ／ＲＢに、
ゲートは書き込み用のワード線ＷＷに、ソースは電荷蓄
積用の容量Ｃｓの一方の電極にそれぞれ接続され、この
容量Ｃ３の他方の電極は信号読み出し用のＭＯＳ ト
ランジスタＴｒγのゲートに接続される。ＭＯＳ ト
ランジスタＴｒ、のドレインはビット線Ｗ／ＲＢに、ソ
ースは読み出し用のワード線ＲＷに接続される。後述さ
れる如く容量Ｃ３は半導体主表面上に形成された絶縁膜
の溝の中に溝型キャパシタとして形成される。信号読み
出し用のＭＯＳ トランジスタＴ ｒ １は、多結晶
シリコン或いは単結晶化されたシリコンで形成されて溝
型キャパシタＣｓ上に設置され〜この溝型キャパシタＣ
８の電極は読み出し用のＭＯＳ トランジスタＴｒｙの
ゲート電極としても使用される。
図は同実権例のメモリセル回路図、第２図は同構成を示
すパターン平面図、第３図は第２図の１−■線に沿う断
面図である。図示される如く信号書き込み用のＭＯＳ
トランジスタＴｒ６のドレインはビット線Ｗ／ＲＢに、
ゲートは書き込み用のワード線ＷＷに、ソースは電荷蓄
積用の容量Ｃｓの一方の電極にそれぞれ接続され、この
容量Ｃ３の他方の電極は信号読み出し用のＭＯＳ ト
ランジスタＴｒγのゲートに接続される。ＭＯＳ ト
ランジスタＴｒ、のドレインはビット線Ｗ／ＲＢに、ソ
ースは読み出し用のワード線ＲＷに接続される。後述さ
れる如く容量Ｃ３は半導体主表面上に形成された絶縁膜
の溝の中に溝型キャパシタとして形成される。信号読み
出し用のＭＯＳ トランジスタＴ ｒ １は、多結晶
シリコン或いは単結晶化されたシリコンで形成されて溝
型キャパシタＣｓ上に設置され〜この溝型キャパシタＣ
８の電極は読み出し用のＭＯＳ トランジスタＴｒｙの
ゲート電極としても使用される。
第２図、第３図において１１はＰ型シリコン基板、１２
．．１２．はＮ 拡散層、１３、〜１３６はＮ＋ポリシ
リコン層、１４．．１４ｔは８ｉ０鵞膜、１５はＰ型ポ
リシリコン順、１６はｋｌ（アルミニウム）配線層、１
１は１つのメモリセルである。上記Ｎ 拡散１１７２．
、７２．はトランジスタＴｒ６のドレイン、ソースを
形成する。ポリシリコンＲｚｓ、、ｒｓ、はトランジス
タＴｒテのソース、ドレインを形成し、ポリシリコン１
５はトランジスタＴｒ、のチャ木ル領域を形成する。
．．１２．はＮ 拡散層、１３、〜１３６はＮ＋ポリシ
リコン層、１４．．１４ｔは８ｉ０鵞膜、１５はＰ型ポ
リシリコン順、１６はｋｌ（アルミニウム）配線層、１
１は１つのメモリセルである。上記Ｎ 拡散１１７２．
、７２．はトランジスタＴｒ６のドレイン、ソースを
形成する。ポリシリコンＲｚｓ、、ｒｓ、はトランジス
タＴｒテのソース、ドレインを形成し、ポリシリコン１
５はトランジスタＴｒ、のチャ木ル領域を形成する。
８ｉ０２膜１４□は、ポリシリコン層１３ツ、１３６と
で容量Ｃ３を形成し、８ｉ０．膜１４．の上部はトラン
ジスタＴｒｙのゲート酸化膜を形成し、ポリシリコン層
１３６はトランジスタＴｒ、のゲート電極をも形成して
いる。Ａｊ配線１６はビット線Ｗ／ＲＢを形成する。
で容量Ｃ３を形成し、８ｉ０．膜１４．の上部はトラン
ジスタＴｒｙのゲート酸化膜を形成し、ポリシリコン層
１３６はトランジスタＴｒ、のゲート電極をも形成して
いる。Ａｊ配線１６はビット線Ｗ／ＲＢを形成する。
上記構成において書き込みサイクル時には、ビット線Ｗ
／ＲＢが論理１１′に対応する５■に帯電される。次に
書き込み用ワード線ＷＷが５ｖＫなったとき、トランジ
スタＴｒ６がオンになり、トランジスタＴｒ６に直結さ
れた容量Ｃｍａ５Ｖに帯電される。このとき容量Ｃ３と
トランジスタＴｒテのゲート容＠Ｃｌｉが直結されてい
るので端子Ａに印加される電圧Ｖａは となる。いまＣ３＞ＣｇであればＶａ：Ｖとなり、端子
人には書き込まれた電圧５ｖがそのまま印加される。そ
してトランジスタＴｒ６がオンとならない限り、端子Ａ
け５ｖに保持される。一方、論理１０′を書き込む場合
も同様であるが、ビット線Ｗ／ＲＢがＯｖに保持されて
いるので、容量Ｃ８もＯｖのままで、端子Ａも１０′に
保持される。
／ＲＢが論理１１′に対応する５■に帯電される。次に
書き込み用ワード線ＷＷが５ｖＫなったとき、トランジ
スタＴｒ６がオンになり、トランジスタＴｒ６に直結さ
れた容量Ｃｍａ５Ｖに帯電される。このとき容量Ｃ３と
トランジスタＴｒテのゲート容＠Ｃｌｉが直結されてい
るので端子Ａに印加される電圧Ｖａは となる。いまＣ３＞ＣｇであればＶａ：Ｖとなり、端子
人には書き込まれた電圧５ｖがそのまま印加される。そ
してトランジスタＴｒ６がオンとならない限り、端子Ａ
け５ｖに保持される。一方、論理１０′を書き込む場合
も同様であるが、ビット線Ｗ／ＲＢがＯｖに保持されて
いるので、容量Ｃ８もＯｖのままで、端子Ａも１０′に
保持される。
次に読み出しサイクル時で′１′を読み出す場合には、
トランジスタＴｒ、がオン状態であるので、読み出し用
ワード線ＲＷが５ｖになった時には、トランジスタＴｒ
、を通して電流が書き込み・読み出しビット線Ｗ／ＲＢ
に流れ、ビット線を５ｖに充電し、′１′が読み出され
る本のである。一方、１０′を読み出す場合には、トラ
ン１２スタＴｒ、がオフしているため、これを通して電
流が流れず、１０′が読み出されるものである。
トランジスタＴｒ、がオン状態であるので、読み出し用
ワード線ＲＷが５ｖになった時には、トランジスタＴｒ
、を通して電流が書き込み・読み出しビット線Ｗ／ＲＢ
に流れ、ビット線を５ｖに充電し、′１′が読み出され
る本のである。一方、１０′を読み出す場合には、トラ
ン１２スタＴｒ、がオフしているため、これを通して電
流が流れず、１０′が読み出されるものである。
上記構成の製造工程の一例は第４図の如くである。即ち
公知のマスク工程を経て、Ｐ型シリコン基体６１上に素
子分離用の溝を設ける。
公知のマスク工程を経て、Ｐ型シリコン基体６１上に素
子分離用の溝を設ける。
Ｃ／系のガスを用いて非等方的にエツチングすることに
よって形成される。その後バイアススパッタ法を用いて
Ｓｉｎ、膜を基体全面に被着し、更にこのＳｉＯ□膜を
均一にエツチングすることによって、溝中にのみ８ ｉ
０２膜６２を残存させる（第４図（ａ））。次にトラ
ンジスタのゲート電極となるポリシリコンを、ゲート酸
化膜形成後に形成し、公知の技術を用いて電極パターン
を形成し、これにより形成されたゲート電極６３をマス
クとしてＡ８のイオン注入を行ない、ソース、ドレイン
を形成する（第４図（ｂ））。次に厚いＳ ｒ ０２膜
６４を全面に被着した後に、公知の技術を用いてＳ ｒ
０２膜６４中にＳｉ表面に到達する溝を形成する。溝
形成後ポリシリコン層６５を被着し、Ａｆ９の拡散を行
なう。その後溝中にのみポリシリコンロ５を、マスクを
用いて残存させる（第４図（Ｃ））。更にこの表面を熱
酸化して、ポリシリコン層上にＳｉｎ、膜６６を形成し
た後、再度ポリシリコン６７を被着し、Ａ８の拡散を行
なう。次に第４図（Ｃ）で用いた方法と同じ方法を用い
て、溝中にのみポリシリコン層６７を残量する。更にポ
リシリコン層６７の表面を酸化して絶縁層６８を形成す
る。次に別のマスクを用いてコンタクト孔６９を開孔し
、Ｐ型ポリシリコン７０を被着する（第４図（ｄ））。
よって形成される。その後バイアススパッタ法を用いて
Ｓｉｎ、膜を基体全面に被着し、更にこのＳｉＯ□膜を
均一にエツチングすることによって、溝中にのみ８ ｉ
０２膜６２を残存させる（第４図（ａ））。次にトラ
ンジスタのゲート電極となるポリシリコンを、ゲート酸
化膜形成後に形成し、公知の技術を用いて電極パターン
を形成し、これにより形成されたゲート電極６３をマス
クとしてＡ８のイオン注入を行ない、ソース、ドレイン
を形成する（第４図（ｂ））。次に厚いＳ ｒ ０２膜
６４を全面に被着した後に、公知の技術を用いてＳ ｒ
０２膜６４中にＳｉ表面に到達する溝を形成する。溝
形成後ポリシリコン層６５を被着し、Ａｆ９の拡散を行
なう。その後溝中にのみポリシリコンロ５を、マスクを
用いて残存させる（第４図（Ｃ））。更にこの表面を熱
酸化して、ポリシリコン層上にＳｉｎ、膜６６を形成し
た後、再度ポリシリコン６７を被着し、Ａ８の拡散を行
なう。次に第４図（Ｃ）で用いた方法と同じ方法を用い
て、溝中にのみポリシリコン層６７を残量する。更にポ
リシリコン層６７の表面を酸化して絶縁層６８を形成す
る。次に別のマスクを用いてコンタクト孔６９を開孔し
、Ｐ型ポリシリコン７０を被着する（第４図（ｄ））。
更に所定のマスクを用いてＡ８のイオン注入を行ない、
ポリシリコン上にＮ＋＠（ソース、ドレイン）を形成し
た後、別のマスクを用いてポリシリコン別の分離を行な
う。その後Ｓ ｉ Ｏ，膜を形成し、コンタクト孔を開
孔後、Ａｌ配線を行なって第３図のようなメモリを完成
するものである。
ポリシリコン上にＮ＋＠（ソース、ドレイン）を形成し
た後、別のマスクを用いてポリシリコン別の分離を行な
う。その後Ｓ ｉ Ｏ，膜を形成し、コンタクト孔を開
孔後、Ａｌ配線を行なって第３図のようなメモリを完成
するものである。
上記実施例によれば次の利点が具備される。
即ちトランジスタＴｒ、、容ＩＬｃ３ 、電極等を立体
的に形成したため、従来の１トランジスタ／１容殿型セ
ルの最大の利点である高集積化と同程度の高密度化が可
能になる。またビット線に接続されるセルはいくつあっ
ても、読み出し用ワード線が１１′にある状態では、電
荷を充分に供給できるので、１トランジスタ／１容量型
のセルに比べて１つのビット線に多くのセルを結合でき
、従って高集積化が可能と５なる。更に大きな容量Ｃ３
をトランジスタＴ ｒ、 、 Ｔ ｒｙ間に直結しであ
るので、Ｑ−Ｃｖ（Ｑは電荷、Ｃ＝容量、■は電圧）の
関係で蓄積される電荷も大きくできるので、従来の２ト
ランジスタ型のセルに比べても、α線などのノイズによ
る誤動作にも非常に強く、更に電荷量も争論ので、デー
タ保持時間も長くできるものである。
的に形成したため、従来の１トランジスタ／１容殿型セ
ルの最大の利点である高集積化と同程度の高密度化が可
能になる。またビット線に接続されるセルはいくつあっ
ても、読み出し用ワード線が１１′にある状態では、電
荷を充分に供給できるので、１トランジスタ／１容量型
のセルに比べて１つのビット線に多くのセルを結合でき
、従って高集積化が可能と５なる。更に大きな容量Ｃ３
をトランジスタＴ ｒ、 、 Ｔ ｒｙ間に直結しであ
るので、Ｑ−Ｃｖ（Ｑは電荷、Ｃ＝容量、■は電圧）の
関係で蓄積される電荷も大きくできるので、従来の２ト
ランジスタ型のセルに比べても、α線などのノイズによ
る誤動作にも非常に強く、更に電荷量も争論ので、デー
タ保持時間も長くできるものである。
なお本発明は実施例のみに限られることなく種々の応用
が可能である。例えば実施例のトランジスタのドレイン
（ソース）はソース（ドレイン）と称してもよい。また
実施例では書き込み・読み出しビット線Ｗ／ＲＢを用い
たが、例えば第５図の如く書き込み用ビット線ＷＢと読
み出し用ビット線ＲＢに分離し九ものを用いてもよい。
が可能である。例えば実施例のトランジスタのドレイン
（ソース）はソース（ドレイン）と称してもよい。また
実施例では書き込み・読み出しビット線Ｗ／ＲＢを用い
たが、例えば第５図の如く書き込み用ビット線ＷＢと読
み出し用ビット線ＲＢに分離し九ものを用いてもよい。
〔発明の効果〕
以上説明した如く本発明によれば、メモリセルを微細化
しても読み出し信号量の多い半導体メモリが提供できる
ものである。
しても読み出し信号量の多い半導体メモリが提供できる
ものである。
第１図は本発明の一実施例のセル回路図、第２図は同セ
ルの構成例を示すパターン平面図、第３図は第２図１−
１線に沿う断面図、第４図はその構成を得る工程説明図
、第５図は本発明の変形例を示すセル回路図、第６図は
従来のメモリセル回路図、第７図は同セルの構成を示す
断面図、第８図は従来のメモリセルの他の例を示す回路
図である。 Ｔｒ、・・・書キ込み用ＭＯ８トランジスタ、Ｔｒ、・
・・読み出し用ＭＯ８トランジスタ、Ｗ／ＲＢ・・・ビ
ット線、 ＷＷ・・・書き込み用ワード線、 ＲＷ・・・読み出し用ワード線。 出願人代理人 弁理士 鈴 江 武 彦Ｗ ＷＷ 第２図 ｕ ｂ
第６図 隼７図 第８図
ルの構成例を示すパターン平面図、第３図は第２図１−
１線に沿う断面図、第４図はその構成を得る工程説明図
、第５図は本発明の変形例を示すセル回路図、第６図は
従来のメモリセル回路図、第７図は同セルの構成を示す
断面図、第８図は従来のメモリセルの他の例を示す回路
図である。 Ｔｒ、・・・書キ込み用ＭＯ８トランジスタ、Ｔｒ、・
・・読み出し用ＭＯ８トランジスタ、Ｗ／ＲＢ・・・ビ
ット線、 ＷＷ・・・書き込み用ワード線、 ＲＷ・・・読み出し用ワード線。 出願人代理人 弁理士 鈴 江 武 彦Ｗ ＷＷ 第２図 ｕ ｂ
第６図 隼７図 第８図
Claims (1)
- 信号書き込み用のＭＯＳトランジスタのドレインはビッ
ト線に、ゲートは書き込み用のワード線に、ソースは電
荷蓄積用の容量の一方の電極にそれぞれ接続され、この
容量の他方の電極は信号読み出し用のＭＯＳトランジス
タのゲートに接続され、このＭＯＳトランジスタのドレ
インはビット線に、ソースは読み出し用のワード線にそ
れぞれ接続されてなり、前記電荷蓄積用の容量は半導体
主表面上に構成された絶縁膜の溝の中に溝型キャパシタ
として形成され、前記信号読み出し用のＭＯＳトランジ
スタは多結晶シリコン或いは単結晶化されたシリコンで
構成されて前記溝型キャパシタ上に設置され、この溝型
キャパシタの電極を前記信号読み出し用のＭＯＳトラン
ジスタのゲート電極としても使用したことを特徴とする
半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066809A JPS61227294A (ja) | 1985-03-30 | 1985-03-30 | 半導体メモリ |
| DE8686101610T DE3671124D1 (de) | 1985-02-13 | 1986-02-07 | Halbleiterspeicherzelle. |
| DE89111404T DE3689004T2 (de) | 1985-02-13 | 1986-02-07 | Halbleiterspeicherzelle. |
| EP86101610A EP0191435B1 (en) | 1985-02-13 | 1986-02-07 | Semiconductor memory cell |
| EP89111404A EP0340809B1 (en) | 1985-02-13 | 1986-02-07 | Semiconductor memory cell |
| US06/828,863 US4716548A (en) | 1985-02-13 | 1986-02-12 | Semiconductor memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066809A JPS61227294A (ja) | 1985-03-30 | 1985-03-30 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61227294A true JPS61227294A (ja) | 1986-10-09 |
Family
ID=13326553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066809A Pending JPS61227294A (ja) | 1985-02-13 | 1985-03-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227294A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108092A (ja) * | 1981-12-21 | 1983-06-28 | Nec Corp | 半導体記憶装置 |
| JPS6010663A (ja) * | 1983-06-30 | 1985-01-19 | Sony Corp | Ｃｃｄ電荷転送素子 |
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1985
- 1985-03-30 JP JP60066809A patent/JPS61227294A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108092A (ja) * | 1981-12-21 | 1983-06-28 | Nec Corp | 半導体記憶装置 |
| JPS6010663A (ja) * | 1983-06-30 | 1985-01-19 | Sony Corp | Ｃｃｄ電荷転送素子 |
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