JPS61227480A - 画像信号の処理方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、例えばスキャナ、ファクシミリなどの画像
走査記録装置に用いられる画像信号の処理方法および装
置に関し、特に１次元光電変換素子アレイにより原画を
光電走査して得た画像信号の処理方法および装置に関す
る。

（先行技術とその問題点） 例えば製版用スキャナのように高い出力分解能が要求さ
れる用途に、ＣＣＤラインセンサ、ＣＰＤラインセンサ
、ＭＯ８型ラインセンサなどの１次元光電変換素子アレ
イを適用しようとする場合は、入力分解能の上限は、用
いられている１次元光電変換素子アレイ固有の形状およ
び特性により決定されてしまう。すなわち、１次元光電
変換素子アレイは、一定面積を有する光電変換素子が多
数個直線状に配列されて形成されており、その配列方向
が主走査方向となるので、主走査方向の入力分解能は、
光電変換素子の数により定まる。したがって、主走査方
向の入力分解能を高めるためには、１次元光電変換素子
アレイに含まれる光電変換素子の数を増加させる必要が
あるが、１つのデバイスとしてはそれにも限度がある。

一方、副走査方向の入力分解能は、例えば蓄積型のデバ
イスにおいては、その形状と電荷蓄積時間および副走査
方向走査速度により定まる。したがって、デバイスの形
状を変化させることな（、照射光量を増大させて蓄積時
間を短（し、副走査方向の入力分解能を高めることが可
能であるが、そのためには強力な照明が必要となり、照
明系における発熱等の別の問題を生じる。仮に原画の照
明を強力にして蓄積時間を短くできたとしても、得られ
た信号電荷をその蓄積時間内に高速に読み出すと、製版
に要するような高階調度（たとえば１２ビツト）で、は
、次段のＡ／Ｄ変換器の変換速度が追いつかず、それに
対応するためには、高価なＡ／Ｄ変換器を複数個用いて
並列処理する等の対策が必要となり、処理回路が複雑高
価になるといったさらに別の問題を生じる。

１次元光電変換素子アレイを複数個、直線状あるいは千
鳥状に配列して高解像度の製版用スキャナを形成する方
法も提案されているが、この場合には、１次元光電変換
素子アレイの位置合せや光学系の調整に手間がかかると
ともに、得られた画像信号の処理回路も複雑高価となっ
てしまうという欠点がある。

（発明の目的） この発明は、上記従来技術の問題点を解決し、比較的素
子数の少ない１次元蓄積型光電変換素子を用いて、構成
簡単にしてかつ安価な高解像度のスキャナを形成するこ
とのできる、画像信号の処理方法および装置を提供する
ことを目的としている。

（目的を達成するための手段） 上記目的を達成するため、この発明においては、入力分
解能を出力分解能よりも低く設定し、その低い分解能で
得られた入力画像信号について、主走査方向および副走
査方向の少なくとも１つの方向に隣接する各信号対の間
をそれぞれ補間するようにしている。

（実施例の説明） 第２図は、この発明が適用される製版用スキャナの一構
成例を示すブロック図である。ＣＯＤラインセンサなど
の１次元蓄積型光電変換素子（以下ＣＯＤと称す）１に
より、図示しない原画を光電走査して得られた入力画像
信号は、Ａ／Ｄ変換器２により多階調ディジタル画像信
号に変換されて、入力画像信号記憶用の複数個のライン
メモリ３に一旦記憶される。ラインメモリ３から適宜読
み出された画像信号は、階調修正回路４において階調修
正され（カラー画像信号の場合は色修正も行なう）、次
いで鮮鋭度強調回路５において、主走査方向および副走
査方向の少なくとも一方に対して鮮鋭度強調処理が施さ
れて、補間回路６に与えられる。

補間回路６では、この発明による補間処理が行なわれる
が、その内容は後に詳述する。補間された画像信号は、
倍率変換回路７において所望の倍率の画像信号に変換さ
れ、次いで網点発生回路８により網点発生処理が行なわ
れる。ＡＯＭ　（音響光学変換器）駆動回路９は、網点
発生回路８からの信号を受けて露光部１０を駆動し、図
示しない感材に所望の網点画像を記録する。なお、連続
調の画像（文字を含む）を記録する場合には、図中点線
で示したように、網点発生回路８による網点発生処理は
行なわない。以上述べた製版用スキャナの構成は、補間
回路６を除いて周知のものである。

第３図および第４図は、ＣＣＤ１を含む画像入力光学系
を示す概念図である。ＣＣＤ１の各光電変換素子は主走
査方向に配列されており、原画１１からの反射光は、集
光レンズ１２を介して、ＣＣＤＩ上に結像する。第４図
を参照して、入力の分解能（原画を光電走査する場合の
単位長あたりの読取り画素数）は光学系の倍率（ｍ）と
ＣＣＤ１の１素子の寸法とによって定まり、主走査方向
の入力分解能をＬ・　、副走査方向の入力分解能ｎｘ をり、　　、ＣＣＤ１の１素子の主走査方向およびｎｙ 副走査方向の長さをそれぞれｄｘ、ｄｙとすると、次の
関係式が成り立つ。

Ｌ　Ｈｎｘ　−ｍ　／　ｄ　ｘ　（ｌ　ｉｎｅ／　ａＩ
　）　　　　　”・（１）Ｌ、　　−ｍ／ｄＶ（ｌｉｎ
ｅ／ａｗｅ）　　　　　　　・・・（２）ｎｙ すなわち、入力分解能を高めるためには、素子寸法を微
小にするか、または光学系の倍率を上げて、１走査線中
の素子の数を増加させてやればよいのである。ただし、
蓄積時間や動作周波数等の性能的な要因は、考慮しない
ものとする。このような寸法による入力分解能の向上に
は限度があることは、上述したとおりである。

ところで、一般的に、上述したような製版用スキャナに
おいては、網点発生回路８に与えられる画像信号の解像
度が１０〜２０１ｉｎｅ／ａｍ　（２５０〜５００１ｉ
ｎｅ／　１ｎＣｈ）程度であれば、感材に記録される網
点画像の品質は一応満足のいくものとなる。しかしなが
ら、より精緻な製版を行ないたい場合や、線画原稿を処
理する等の場合には、より高い解像度が望ましく、この
ような場合には、Ａ／Ｄ変換器２から倍率変換回路７ま
でを含めた画像処理回路の出力分解能は、たとえば３９
．４１ｉｎｅ／ａｅ＋　（１０００１ｉｎｅ／　１ｎｃ
ｈ）程度以上アルノが望ましい。いま、設計の一例とし
て、この出力分解能を５９．１１ｉｎｅ／ａｓ＋　（１
５００１ｉｎｅ／１ｎｃｈ）とし、Ａ４判（２９７Ｘ２
１０ｍ＋）用紙の短辺を副走査方向として、これを５０
００素子のＣＯＤを用いて１分間で処理する場合を考え
てみる。この場合、１秒間あたりの副走査方向の記録回
数は２１０Ｘ５９．１÷６０＝２０６．９　（回／５ｅ
ｃ）となり、１回あたりの記録時間（すなわち１走査線
の記録時間）は約５ｍｓである。したがって、この出力
分解能と同様の副走査方向入力分解能を得るためには、
ＣＯＤの蓄積時間が約５ｍｓとなるように照明を設定す
る必要があり、これにはかなり強力な照明が必要である
。

また、主走査方向についても同様の入力分解能を持たせ
ようとすると、このときのＣＯＤの必要素子数は ２９７ｘ５９．１＝１７５５３　（個）となり、５００
０素子のＣＣＤであれば、４個を直線状に１部だぶらせ
て配置する必要があり、この光学系を実現するには、Ｃ
ＣＤ間のつなぎ合せや水平位置決め調整等の困難な問題
点を克服しなければならない。さらに、蓄積時間は上述
のように約５ｍｓに設定する必要があるので、蓄積電荷
の転送りロック周波数は １７５５３÷（５ｘ１０−３） ＃３．５Ｘ１０６　（Ｈ２） となり、この繰り返し速度で得られる出力を１１ＪのＡ
／Ｄ変換器で処理するためには、その変換速度は約０．
３μｓ以下でなければならない。一般的に、製版に用い
る高階調度用の１２ビット程度のＡ／Ｄ変換器の変換速
度は１μｓｇ上であるので、複数個のＡ／Ｄ変換器によ
る並列処理が必要となり、回路は複雑高価になる。

このような理由から、製版用スキャナなどのように高い
出力分解能が要求される場合には、入力分解能を出力分
解能と同等にまで高めるのは得策ではなく、むしろＣＯ
Ｄの特性やＡ／Ｄ変換器の特性などを考慮して、入力分
解能を出力分解能よりもいくらか低い値に設定しておき
、その低下分については、入力画像信号を主走査方向お
よび副走査方向の少なくとも一方向に補間して、高い分
解能で出力される場合の画質の向上を図ることが有効な
手段となる。

第２図の補間回路６はそのような目的で設けられたもの
であり、その構成の一例が第１図のブロック図に示され
ている。第１図において、ＣＣＤ１３およびＡ／Ｄ変換
器１４は、第２図のＣＣＤ１およびＡ／Ｄ変換器２に対
応するものである。

シフトレジスタ１５以下において補間処理が行なわれる
が、実際の製版用スキャナでは、第２図に示すように、
第１図のＡ／Ｄ変換器１４とシフトレジスタ１５との間
には、階調修正および鮮鋭度強調のための回路等が設け
られる。

ＣＣＤ１３は５０００素子程度のものを１個、Ａ／Ｄ変
換器１４は１２ビツトのものを１個、それぞれ一般的に
入手可能なものを用いる。そして、図示しないクロック
発生器から与えられるクロック信号ＣＫ、　　ＣＫ、　
　ＧＫ　　　ＧＫ　　の繰返しＩＩ’　　　　　　Ｉｓ
’　　　　　　０１’　　　　　　Ｏ５周波数を適当に
選択することによって、主走査方向、副走査方向とも、
入力分解能と出力分解能との比を、例えば１：４に設定
してお（。このようにすれば、製版などのように高い出
力分解能を要求される場合であっても、上記の条件のｃ
ｃｏ　ｉ３およびＡ／Ｄ変換器１４を用いて、スキャナ
を構成することが可能となる。なお、このような条件下
での具体的設計の一例がこの説明の最後に示しであるの
で、参照されたい。

第１図の補間回路の構成において、２段のシフトレジス
タ１５は、Ａ／Ｄ変換器１４からのディジタル画像信号
を、主走査方向に連続した２画素分（Ｄ、Ｄ）だけ、一
時的に記憶する。加ｎ　　　ｎ−１ 算器１６−１．１６−２．・・・１６−　（Ｎ−１）は
、これらの画像信号Ｄ　　、Ｄ　　　を受けて、所定の
ｎ　　　ｎ−１ 補間演算を行なう。ここでＮは主走査方向の入・出力分
解能の比であり、この実施例では、上述のようにＮ＝４
に設定しである。したがって、加算器１６の数は３個で
あって、加算器１６−１は（３Ｄ　　　＋Ｄ、）／４を
演算し、加算器１６−２は（２Ｄ　　　＋２Ｄｏ）／４
を演算し、また加算器１６−３は（Ｄ　　　＋３Ｄｏ）
／４を演算すｎ−す る。一般的には、Ｎの値に応じて、次表のような演算が
行なわれて、補間画像信号が発生される。

加算器１６−１．１６−２．・・・は、例えばルックア
ップテーブルを用いて構成することができ、その場合に
は、２つの入力端子に、１／Ｎおよび（Ｎ−１）／Ｎ、
・・・などをＤ　またはＤ　　に掛ｎ　　　　　ｎ−１ 算するルックアップテーブルメモリ（例えば、ここでは
説明を省略した製版用スキャナに慣用されるｌｏｇ変換
時に１２ビツトから８ビツトに変換しておき、８ピツト
から成るり。またはり。−１の値をアドレスにして、掛
′算結果値を読出すテーブルメモリ）を設け、その出力
を加算すればよい。

ただし、Ｄ　とり。−１の平均値をとればよい項につい
ては、両者を加算して、その結果を１ビツトずらした方
がより簡単である。

データセレクタ１７は、Ｎ個の入力端子ｏ、１゜２、・
・・、Ｎ−１を有し、入力端子０にはシフトレジスター
５から画像信号り。−１が入力され、入力端子１には加
算器１６−１の出力信号が入力され、入力端子２には加
算器１６−２の出力信号が入力され、また入力端子Ｎ−
１には加算器１６−（Ｎ−１）の出力信号が入力されて
いる。これらの入力信号は、Ｎ進カウンタ１８の出力カ
ウント数に応じて順次選択されて、データセレクタ１７
から出力される。

この出力された画像信号は、第１ラインメモリ１９およ
び第２ラインメモリ２０に、それぞれ１走査線分ずつ、
交互に記憶される。そして、次に、ゲートとして作用す
るトライステートバッフ７アンプ２１〜２４を介して、
読出しライン２５および２６上にそれぞれ読み出される
。この場合、先に走査された方の１走査線分の画像信号
が常に読出しライン２５上に読み出されるように、トラ
イステートバッファアンプ２１〜２４をタイミング制御
する。このタイミング制御および第１および第２ライン
メモリ１９．２０の書込みおよび読出しのタイミング制
御は、メモリコントロール２７により管理されている。

加算器２８−１．２８−２．・・・、２８−　（Ｍ−１
）は、このようにして読出しライン２５．２６上にそれ
ぞれ１走査線分ずつ順次読み出される隣接した２走査線
の画像信号を受けて、これらの間に所定の補間演算を施
す。ここでＭは副走査方向の入、出力分解能の比であり
、この実施例では、上述のＮと同様に、Ｍ＝４に設定し
である。したがって、加算器２８の数は、加算器１６の
数と同様３個必要である。これらの加算器２８が行なう
べき補間演算は、上述の加算器１６が行なった補間演算
と同様であり、一般的には、前掲の表においてＮをＭに
置き換えた演算が行なわれて、補間画像信号が発生され
る。なお、表中のＤ　　　、Ｄ゜は、加算器１６に対し
ては主走査方向に隣接した１対の画像信号を表わしたが
、加算器２８に対しては、副走査方向に隣接した１対の
画像信号を表わすことになる。加算器２８は、上述の加
算器１６と同様に、ルックアップテーブルを用いて構成
することができる。

データセレクタ２９は、Ｍ個の入力端子０，１゜２、・
・・１Ｍ−１を有し、入力端子Ｏには読出しライン２５
上の画像信号（すなわち先に走査された方の１走査線分
の画像信号）が入力され、入力端子１には加算器２８−
１の出力信号が入力され、入力端子２には加算器２８−
２の出力信号が入力され、また入力端子Ｍ−１には加算
器２８−　（Ｍ−１）の出力信号が入力されている。こ
れらの入力信号は、Ｍ進カウンタ３０の出力カウント数
に応じて順次選択されて、データセレクタ２９から出力
される。

第５図は、第１図の補間回路の動作を示すタイミングタ
ヤートである。以下、第５図を参照して、第１図の補間
回路の動作を説明する。ＣＣＤ１３は、第５図（ａ）の
入力副走査クロック信号ＣＫ、５を受けて、各光電変換
素子に蓄積された電荷を転送可能状態にしく具体的には
ＣＣＤ１３内のＣＣＤシフトレジスタに移す）、次いで
、第５図（ｂ）の入力主走査クロック信号ＣＫ１ｌｌ１
に同期して、蓄積電荷を順次転送して読み出して行（。

このようにして得られた画像信号は、Ａ／Ｄ変換器１４
により、１２ビツトの多階調ディジタル画像信号に変換
される。

第６図（ａ）は、この入力画像信号の一部を模式的に示
したものであり、Ａ−Ｊはそれぞれ各１画素を表わして
いる。上述したように、入力分解能は主走査方向および
副走査方向とも出力分解能の１／４に設定しであるので
、出力されるべき画像信号の一部を模式的に示せば、第
６図（ｂ）の如くなる。同図において、点線で示したＡ
−Ｊは入力画像信号における１画素相当分を表しており
、出力画像信号の１画素は、左上の斜線部分に相当する
。この発明では、第６図（ａ）のように得られた入力画
像信号に補間処理を施して、第６図（ｂ）のように高い
分解能で出力される場合に、画質の向上を図るようにし
ている。

２段のシフトレジスター５は、主走査方向に隣接した２
画素分の画像信号り、０ｎ−１を一時的に記憶する。い
ま、説明の便宜上、Ｄｎ−ｉを画素Ａに対応する画像信
号（以下Ａという）であるとし、Ｄｏを画素Ｂに対応す
る画像信号（以下Ｂという）であるとする。これらの画
像信号はそのまま、あるいは加算器１６で補間演算が施
されて、データセレクタ１７の各入力端子に入力される
。

いま、Ｎ−４であるので、入力端子０にはＡがそのまま
入力され、入力端子１には（３Ａ＋８）／４が入力され
、入力端子２には（２Ａ＋２Ｂ）／４が入力され、また
入力端子３には（Ａ＋３Ｂ）／４が入力されることにな
る。

データセレクタ１７は、Ｎ進カウンタ１８のカウント値
にしたがって、これらの入力信号を順次選択して出力す
る。Ｎ進カウンタ１８は、シフトレジスタ１５のクロッ
ク信号である入力主走査クロック信号ＧＫ、、によりリ
セットされ、このクロック信号の４倍の周波数を有する
出力主走査クロック信号ＣＫｏｌをカウントするように
構成されている。このようにして、シフトレジスタ１５
がＡ。

Ｂを一時的に記憶している間（すなわち１人力主走査の
間で、第６図（ａ）のＣの画素を読取る時間に相当する
時間）に、データセレクタ１７からは、Ａ、（３Ａ＋８
）／４．（２Ａ＋２Ｂ）／４゜（Ａ＋３Ｂ）／４が順次
出力さることになる。第６図（Ｃ）の最上段および５段
目は、このようにして主走査方向に補間された画像信号
を示している。

主走査方向の補間が終了した画像データは、メモリコン
トロール２７の制御の下で、第１および第２ラインメモ
リ１９．２０内に、１走査線分ずつ交互に書き込まれて
いく。第５図（ｅ）は、データセレクタ１７から出力さ
れる、主走査方向に補間が行なわれた画像信号を示して
おり、Ｌ３．Ｌ４、Ｌ５は、それぞれ第３．第４．第５
ライン（走査線）目の信号であることを表している。メ
モリコントロール２７は、第５図（ｊ）、（ｋ）に示し
た書込み／読出し制御信号ＷＲ−１，ＷＲ−２（ローの
とき署込み指示）および（１）、　（ｉ）に示したアド
レスクロック信号Ａｄｄｒ−１，Ａｄｄｒ−２を第１お
よび第２ラインメモリ１９．．２０にそ、れぞれ与え、
これに応じて、（ｆ）、　（ｇ）に示すように、各１走
査線分の画像信号Ｌ３．Ｌ４．Ｌ５が、１走査線分ずつ
交互に第１および第２ラインメモリ１９．２０に書き込
まれて行く。第５図（ｆ）の１３Ｗ、Ｌ５Ｗは、第１ラ
インメモリ１９に書込まれた画像信号Ｌ３．Ｌ５を表わ
し、同じく（ｉｌｌ）の１４Ｗは、第２ラインメモリ２
０に書込まれた画像信号Ｌ４を表している。

このようにして第１および第２ラインメモリ１９．２０
に書込まれた各１走査線分の画像信号Ｌ３、Ｌ４．Ｌ５
は、第５図（ｊ）、（ｋ）の書込み／読出し制御信号Ｗ
Ｒ−１，ＷＲ−２のハイに応答して、（１）、（ｆｉｔ
）のアドレスクロックにしたがって順次繰返し読み出さ
れていく。各１回（１走査線分）の書込み／続出し時間
は第５図（Ｃ）の出力副走査り０ツク信号ＣＫｏ、によ
り規定されており゛、メモリコントロール２７は、この
クロック信号ＣＫｏ。

に基づいて、第５図（ｊ）、（ｋ）の書込み／読出し制
御信号ＷＲ−１，ＷＲ−２および（＋）、　（１）のア
ドレスクロックＡｄｄｒ−１，Ａｄｄｒ−２を作成し、
第１および第２ラインメモリにそれぞれ与える。第５図
（ｆ）、　（ａ）のＬｌＲ，Ｌ３Ｒ，Ｌ５Ｒ。

Ｌ２Ｒ，Ｌ４Ｒは、このようにして繰り返し読み出され
た画像信号Ｌ１．Ｌ３．Ｌ５．Ｌ２．Ｌ４を表わしてい
る。この実施例では、同じ画像信号が７回繰り返して読
み出されることになり、例えば第５図（ｆ）のＬ３Ｒデ
ータ部分では、１走査線分の画像信号Ｌ３が連続して７
回、繰り返し読み出されている。

このようにして第１および第２ラインメモリ１９．２０
から読み出された画像信号は、ゲートとして作用するト
ライステートバッファアンプ２１〜２４により振分けら
れて、読出しライン２５゜２６の一方ずつに、それぞれ
導出される。メモリコントロール２７は、第５図（ｎ）
のメモリ整列記号を各トライステートバッファアンプ２
１〜２４に与えて、この画像信号の振分けを制御する。

例えば図示のＴ１の期間においては、０−のメモリ整列
信号が与えられて、トライステートバッファアンプ２１
．２４がオープン状態となる。したがって、第１ライン
メモリ１９から読み出される画像信号Ｌ３は、トライス
テートバッファアンプ２２を介して読出しライン２６上
に導出され、一方、第２ラインメモリ２０から読み出さ
れる画像信号Ｌ２　（Ｌ３の前に走査され書き込まれた
画像信号）は、トライステートバッファアンプ２３を介
して読出しライン２５上に導出される。このようにして
、常に先に走査され書き込まれた方の画像信号が読み出
しライン２５上に導出されるように、タイミング制御が
行なわれている。

いま、１走査線分の画像信号Ｌ２に相当するのが第６図
（Ｃ）の第１ライン目の信号Ａ、（３Ａ＋８）／４．・
・・であり、１走査線分の画像信号Ｌ３に相当するのが
同じく第５ライン目の信号り。

（３Ｄ＋Ｅ）／４．・・・であるとして、第５図のＴ１
の期間について、以後の動作を説明する。Ｍ進カウンタ
３０は、第５図（ａ）の入力副走査クロック信号ＧＫ、
、によりリセットされ、（Ｃ）の出力副走査クロック信
号ＣＫｏ８をカウント（この場合はアップカウント）す
るように構成されている。この実施例ではＭ−４である
ので、Ｍ進カウンタ３０の出力は、第５図（ｈ）に示す
ように、出力副走査りＯツクＣＫｏ、に同期して０，１
．２．３を繰り返すことになる。

Ｍ進カウンタ３０の出力カウンタ値がＯのとき、データ
セレクタ２９は、入力端子０に与えられている信号を選
択して出力する。いま、入力端子０には、上述のように
して第２ラインメモリ２０か・ら読み出されて、読出し
ライン２５上に導出された１走査線分の画像信号Ｌ２．
すなわちＡ、（３Ａ＋８）／４．・・・が与えられてお
り、したがって、データセレクタ２９からは、１走査線
分の画像信号Ａ、（３Ａ＋８）／４．・・・が順次出力
されることになる。このことは、データセレクタ２９の
出力を図示した第５図（＋）において、Ｌ２として示さ
れている。この出力の速度は、第２ラインメモリ２０か
らの各画像信号の読出し速度に応じて定まるが、出力主
走査クロック信号ＣＫｏ、１．：同期して各画像信号が
出力されるように、第５図（１）のアドレスクロックＡ
ｄｄｒ−２を規定しておいてもよい。これは、第１ライ
ンメモリ１９からの読出しの場合についても同様である
。このようにして、第５図のｔ１期間においては、第６
図（Ｃ）の第１ライン目の画像信号が出力される。

次に、Ｍ進カウンタ３０の出力カウンタ値が１のとき、
データセレクタ２９は、入力端子１に与えられている信
号、すなわち加算器２８−１の出力信号を選択して出力
する。いま、Ｍ＝４であり、かつ読出しライン２５上の
信号が１２（すなわちＡ、（３Ａ＋８）／４．・・・）
、読出しライン２６上の信号が１３（すなわちり、（３
Ｄ＋Ｅ）／４゜・・・）であるので、加算器２８−１は
、出力主走査クロック信号ＧＫ。、に同期して入力端子
に与えられる各画像信号の対（例えばＡとり、（３Ａ＋
８）／４と（３Ｄ＋Ｅ）／４など〉ごとに、（３Ｌ２＋
Ｌ３）／４を演算して出力する。そして、この演算結果
は、第６図（Ｃ）の第２ライン目に示すように（３Ａ＋
Ｄ）／４．（９Ａ＋３Ｂ＋３Ｄ＋Ｅ）／１６．・・・と
なり、これらの補間された１走査線分の画像信号が、第
５図のｔ２期間において、データセレクタ２９から出力
される。このことは、第５図（１）において、（３Ｌ２
＋１３）／４として示されている。

以下同様にして、第５図のｔ３期間には、第６図（Ｃ）
の第３ライン目に対応する演算（２Ｌ２＋２１３）／４
が加算器２８−２により行なわれて、その結果がＭ進カ
ウンタ３０のカウント値２に応答してデータセレクタ２
９から出力され、続くｔ４期間には、第６図（Ｃ）の第
４ライン目に対応する演算（Ｌ２＋３１３）／４が加算
器２８−３により行なわれて、その結果がＭ進カウンタ
３０のカウント値３に応答してデータセレクタ２９から
出力される。このようにして、第５図のＴ１期間（単位
入力副走査期間、ＣＯＤの単位入力蓄積時間に相当）に
は、第６図（Ｃ）の第１−第４ラインが、出力副走査ク
ロック信号ＣＫｏ、に同期して順次出力される。

次のＴ２期間においては、第５図（ｎ）のメモリ整列信
号の位相が逆転するので、読出しライン２５には、第１
ラインメモリの画像信号Ｌ３．すなわちり、（３Ｄ＋Ｅ
）／４．・・・が導出されることになる。そしてＴ２期
間の最初のｔ５期間において、この画像信号は、Ｍ進カ
ウンタ３０のカウント値Ｏに応答して、データセレクタ
２９から出力される。このようにして、第６図（Ｃ）の
第１〜第４ラインに続いて、第５ラインが出力される。

なお、このｔ５期間の間に、第２ラインメモリ２０には
、ＣＣＤ１３からの次の１走査線分の入力画像信号Ｌ４
が書き込まれる。この画像信号Ｌ４は、次のｔ６〜ｔ８
期間において読出しライン２６上に読み出され、そして
上述と同様にして各加算器２８による副走査方向の補間
計算が行なわれて、第６図（Ｃ）の第６〜第８ラインが
順次データセレクタ２９から出力される。

以上のようにして、第６図（ａ）の分解能で得られた入
力画像信号を、第６図（ｂ）の分解能で出力する場合の
、主走査方向および副走査方向の画像信号の補間演算が
行なわれて、第６図（Ｃ）に示す如きの画像信号が得ら
れる。

第７図は、このような補間を行なった場合の、入力画像
信号（ａ）と出力画像信号（ｂ）の−例を示している。

図において、横軸は主走査方向または副走査方向のピッ
チを表わし、縦軸は例えば濃度値を表している。この図
では４倍の補間が行なわれている（すなわち入力分解能
と出力分解能の比が１：４である）が、画質がなめらか
になって向上していることが明瞭に理解されよう。

第８図は、補間回路の他の実施例を示すブロック図であ
る。この補間回路は、第１図の補間回路と基本的には同
様の機能を果たすが、第１図の補間回路と異なり、先ず
最初に副走査方向の補間を行ない、次いで主走査方向の
補間を行なうように構成されている。すなわち、第１図
の補間回路と第８図の補間回路とでは、補間の順序が異
なるのみであって、それぞれの補間を行なうべき機能部
分の構成および動作は、両袖間回路とも同様である。し
たがって以下には、補間の順序のみに焦点を合わせた説
明を行ない、その他の部分の説明については、上述した
第１図の説明をもってこれに代えることにする。

第８図の補間回路において、第１および第２ラインメモ
リ１９’　、２０’は、Ａ／Ｄ変換器１４からの入力画
像信号を、それぞれ１走査線分ずつ、交互に記憶する。

例えば、いま、第１ラインメモリ１９′には第６図（ａ
）の第１ライン目Ａ、Ｂ。

Ｃ１・・・が書き込まれ、第２ラインメモリ２０’　に
は、同じく第２ライン目り、Ｅ、Ｆ、・・・が書き込ま
れているものとする。このとき、加算器２８によって副
走査方向の補間演算が行なわれて、データセレクタ２９
の出力端子からは、第６図（Ｃ）の第１ラインないし第
４ラインの一部に示した、Ａ。

Ｂ、・・・、（３Ａ＋Ｄ）／４．（３Ｂ＋Ｅ）／４゜・
・・、（２Ａ＋２０）／４．（２Ｂ＋２Ｅ）／４゜・・
・、および（Ａ＋３Ｄ）／４．（Ｂ＋３Ｅ）／４゜・・
・が、１走査線分ずつ順次出力される。

次に、２段のシフトレジスタ１５は、上述のようにして
順次出力される１走査線分の画像信号のうち、２つずつ
を順次一時的に記憶する。例えば、いま、上記のＡおよ
びＢが記憶されているとすると、加算器１６によって主
走査方向の補間演算が行なわれて、データセレクタ１７
の出力端子からは、Ａ、（３Ａ＋８）／４．（２Ａ＋２
Ｂ）／４゜および（Ａ＋３Ｂ）／４が順次出力される。

そして次に、ＢおよびＣがシフトレジスタ１５に記憶さ
れて、第１ライン目の続きのＢ、（３Ｂ＋Ｃ）／４．（
２Ｂ＋２Ｇ）／４．（Ｂ＋３Ｇ）／４が、順次シフトレ
ジスタ１５から出力される。このようにして、副走査方
向の補間に続いて、主走査方向の補間が行なわれて、第
１図の補間回路によるのと同様の画像信号が出力される
。

ところで、第１図の補間回路においては、第１および第
２ラインメモリ１９．２０には、主走査方向に補間した
後の画像信号を１走査線分記憶できるだけの容量が必要
であった。ところが、第８１の補間回路では、第１およ
び第２ラインメモリ１９’　、２０’には、補間前の画
像信号を１走査線分記憶できればよいため、記憶容量が
それだけ少なくてすみ、経済的であるという利点がある
。

なお、上述の実施例においては、主走査方向と副走査方
向の入・出力分解能の比が等しい場合（Ｍ−Ｎ−４の場
合）について説明したが、これらの比は異なっていても
よい。また、主走査方向と副走査方向の両方について補
間を行なう必要はなく、一方のみ行なうようにしてもよ
い。例えば主走査方向のみの補間を行なうのであれば、
第１図のデータセレクタ１７の出力を利用すればよく、
また副走査方向のみの補間を行なうのであれば、第８図
のデータセレクタ２９の出力を利用すればよい。

さらに、上述の実施例ではＣＯＤを１個だけ使用する場
合について説明したが、ＣＯＤを複数個使用する場合で
あっても、その入力解像度をさらに高めるために、本発
明の方法を適用し得ることはいうまでもない。また、本
発明の方法は、線画原稿の処理にも勿論適用することが
でき、その場合には、まず入力画像信号を本発明の方法
を用いて連続調で処理し、その後２値化処理を行なえば
よい。

最後に、入力分解能を出力分解能の１／４とした場合の
具体的な設計の一例を、以下に示しておく。

１、入力主走査分解能　約１４　、８１ｉｎｅ／履２、
入力副走査分解能　約１４　、８１ｉｎｅ／ｓ３、ＣＯ
Ｄ蓄積時ｌＩｌ　　　　　２０ｍ５４、ＣＣＤ素子数　
　　有効数４３８４素子（５０００素子のもの１個使用
） ５、ＣＯＤ転送りロック周波数 約８８０ＫＨｚ ６、出力主走査分解能　約５９　、１１ｉｎｅ／履７、
出力副走査分解能　約５９　、１１ｉｎｅ／ｊＩ１１８
．１走査線記録時間　　　　　５ｍ５９、Ａ４判１枚処
理時間　約１ｗ１ｎ　（６２ｓｅｃ）上記ＣＯＤ転送り
ロック周波数８８０ＫＨｚのときの所要Ａ／Ｄ変換速度
は約１．１３μｓ以下であるので、市販のＣＯＤ　（５
０００素子）１個と、Ａ／Ｄ変換器（１２ビツト、変換
速度１μｓ程度）１個を用いて、製版用画像走査記録装
置を製作することが可能となる。

なお、ＣＯＤ蓄積時間２０ｍ５　（第５図のＴＩ。

Ｔ２．・・・に対応）でＣＣＤ素子数４３８４素子であ
れば、ＣＯＤ転送りロック周波数は約２２０ＫＨ２程度
あれば蓄積時間内のデータ読出しが可能であるが、実施
例では、第５図（ｂ）に示すように、蓄積時間の１／４
で１走査線分のデータを読み出すようにしているため、
約８８０ＫＨ２のＣＯＤ転送りロック周波数が必要とな
る。蓄積時間と読出し時間とを一致させて、より遅い転
送りロック周波数を利用したい場合には、１走査線分の
画像信号を記憶するラインメモリを１個余分に設けて、
これらを循環して、順次に１走査線ずつの入力画像信号
を記憶していけばよい。このようにすれば、ある１走査
線分の画像信号が入力されている間に、先に入力された
２走査線分の画像信号に基づいて、副走査方向の補間を
行なうことが可能となる。

（発明の効果） 以上のように、゛この発明によれば、入力分解能を出力
分解能よりも低く設定し、その低い分解能で得られた入
力画像信号について、主走査方向および副走査方向の少
なくとも１つの方向について補間を行なうようにしてい
るので、次のような利点がある。

まず第１に、市販の素子数の少ないＣＯＤおよび変換速
度の比較的遅い１２ビット程度Ａ／Ｄ変換器を用いて、
製版用の高解像度の画像を記録することが可能となる。

第２に、製版用の高解像度の画像走査記録装置を、構成
部品点数を少なく安価に形成することができる。

第３に、製版用としては素子数の少ない市販のＣＯＤを
複数本つなぎ合わせて使用すると、ＣＯＤ相互間の位置
の調整や光学系の調整が困難であるが、この調整作業を
全く省略できるか、または少なくすることができる。

第４に、入力分解能の粗い画像信号を補間するため、画
質がなめらかになる。すなわち、ある階調を有する画素
がいくつか連続した後に、突然別の階調番有する画素に
移ってしまい、再生画像中の階調変化が急激となってし
まうような事態を有効に防止することができる。

【図面の簡単な説明】

第１図は補間回路の一実施例を示すブロック図、第２図
はこの発明が適用される製版用スキャナの一例を示すブ
ロック図、第３図および第４図は画像入力光学系を示す
概念図、第５図は第１図の補間回路の動作を示すタイミ
ングチャート、第６図は入出力画像信号の模式図、第７
図は補間を行なう前後の画像信号の一例を示す図、第８
図は補間回路の他の実施例を示すブロック図である。 １３・・・ＣＣＤラインセンサ １４・・・Ａ／Ｄ変換器 １５・・・シフトレジスタ １６．２８・・・加算器 １７．２９・・・データセレクタ １８・・・Ｎ進カウンタ １９．１９’　、２０．２０’　・・・ラインメモリ２
１〜２４・・・トライステートバッフ７アンブ２７・・
・メモリコントロール ３０・・・Ｍ進カウンタ

Claims (7)

【特許請求の範囲】
1. （１）１次元光電変換素子アレイにより原画を光電走査
   して得られる入力画像信号をＡ／Ｄ変換し、画像処理を
   施して所望の出力画像信号を得る画像信号の処理方法に
   おいて、 入力分解能を出力分解能よりも低く設定し、その低い分
   解能で得られた入力画像信号について、主走査方向およ
   び副走査方向の少なくとも１つの方向に隣接する各信号
   対の間をそれぞれ補間することを特徴とする、画像信号
   の処理方法。
2. （２）主走査方向および副走査方向の一方の方向につい
   て補間処理を行ない、その得られた補間画像信号に対し
   、さらに他方の方向について補間処理を行なうことを特
   徴とする、特許請求の範囲第１項記載の画像信号の処理
   方法。
3. （３）主走査方向の補間は主走査方向に隣接する２画素
   分の画像信号を順次記憶し、これを適宜読み出して行な
   い、副走査方向の補間は副走査方向に隣接する２走査線
   分の画像信号を記憶し、これを順次読み出して行なうこ
   とを特徴とする、特許請求の範囲第１項または第２項記
   載の画像信号の処理方法。
4. （４）入力分解能に対する出力分解能の比を、主走査方
   向および副走査方向の各々においてそれぞれ独立に整数
   で設定し、その比に基づいて主走査方向および副走査方
   向の補間処理を行なうことを特徴とする、特許請求の範
   囲第１項ないし第３項のいずれかに記載の画像信号の処
   理方法。
5. （５）１次元光電変換素子アレイの電荷蓄積時間と出力
   画像信号の単位副走査時間との比を、出力分解能と入力
   分解能との比に等しくしたことを特徴とする、特許請求
   の範囲第４項記載の画像信号の処理方法。
6. （６）原画を光電走査する１次元光電変換素子アレイと
   、該１次元光電変換素子アレイからの入力画像信号をデ
   ィジタル信号に変換するＡ／Ｄ変換器と、該ディジタル
   信号に画像処理を施して所望の出力画像信号を与える処
   理手段とを備える画像信号の処理装置において、 １次元光電変換素子アレイによる入力分解能を出力分解
   能よりも低く設定し、かつ、入力画像信号の主走査方向
   および副走査方向の少なくとも１つの方向に隣接する各
   信号対の間をそれぞれ補間するための補間手段を設けた
   ことを特徴とする、画像信号の処理装置。
7. （７）補間手段は、 主走査方向に隣接する１対の画像信号および副走査方向
   に隣接する１対の走査線の画像信号のうち少なくとも一
   方の画像信号を記憶する記憶手段と、 前記記憶手段から前記１対の画像信号を読み出して、該
   １対の画像信号の間を補間する補間画像信号を演算する
   手段と、 前記補間画像信号を、入力分解能と出力分解能との比に
   応じて走査順に順次選択するための手段とを備える、特
   許請求の範囲第６項記載の画像信号の処理装置。