JPH0618433B2 - 画像信号の処理方法および装置 - Google Patents
画像信号の処理方法および装置Info
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- JPH0618433B2 JPH0618433B2 JP60067867A JP6786785A JPH0618433B2 JP H0618433 B2 JPH0618433 B2 JP H0618433B2 JP 60067867 A JP60067867 A JP 60067867A JP 6786785 A JP6786785 A JP 6786785A JP H0618433 B2 JPH0618433 B2 JP H0618433B2
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- signal group
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- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、例えばスキャナ，ファクシミリなどの画像
走査記録装置に用いられる画像信号の処理方法および装
置に関し、特に１次元光電変換素子アレイにより原画を
光電走査して得た画像信号の処理方法および装置に関す
る。
走査記録装置に用いられる画像信号の処理方法および装
置に関し、特に１次元光電変換素子アレイにより原画を
光電走査して得た画像信号の処理方法および装置に関す
る。
（先行技術とその問題点） 例えば製版用スキャナのように高い出力分解能が要求さ
れる用途に、ＣＣＤラインセンサ，ＣＰＤラインセン
サ，ＭＯＳ型ラインセンサなどの１次元光電変換素子ア
レイを適用しようとする場合は、入力分解能の上限は、
用いられている１次元光電変換素子アレイ固有の形状お
よび特性により決定されてしまう。すなわち、１次元光
電変換素子アレイは、一定面積を有する光電変換素子が
多数個直線状に配列されて形成されており、その配列方
向が主走査方向となるので、主走査方向の入力分解能
は、光電変換素子の数により定まる。したがって、主走
査方向の入力分解能を高めるためには、１次元光電変換
素子アレイに含まれる光電変換素子の数を増加させる必
要があるが、１つのデバイスとしてはそれにも限度があ
る。
れる用途に、ＣＣＤラインセンサ，ＣＰＤラインセン
サ，ＭＯＳ型ラインセンサなどの１次元光電変換素子ア
レイを適用しようとする場合は、入力分解能の上限は、
用いられている１次元光電変換素子アレイ固有の形状お
よび特性により決定されてしまう。すなわち、１次元光
電変換素子アレイは、一定面積を有する光電変換素子が
多数個直線状に配列されて形成されており、その配列方
向が主走査方向となるので、主走査方向の入力分解能
は、光電変換素子の数により定まる。したがって、主走
査方向の入力分解能を高めるためには、１次元光電変換
素子アレイに含まれる光電変換素子の数を増加させる必
要があるが、１つのデバイスとしてはそれにも限度があ
る。
一方、副走査方向の入力分解能は、例えば蓄積型のデバ
イスにおいては、その形状と電荷蓄積時間および副走査
方向走査速度により定まる。したがって、デバイスの形
状を変化させることなく、照射光量を増大させて蓄積時
間を短くし、副走査方向の入力分解能を高めることが可
能であるが、そのためには強力な照明が必要となり、照
明系における発熱等の別の問題を生じる。仮に原画の照
明を強力にして蓄積時間を短くできたとしても、得られ
た信号電荷をその蓄積時間内に高速に読み出すと、製版
に要するような高階調度（たとえば１２ビット）では、
次段のＡ／Ｄ変換器の変換速度が追いつかず、それに対
応するためには、高価なＡ／Ｄ変換器を複数個用いて並
列処理する等の対策が必要となり、処理回路が複雑高価
になるといったさらに別の問題を生じる。
イスにおいては、その形状と電荷蓄積時間および副走査
方向走査速度により定まる。したがって、デバイスの形
状を変化させることなく、照射光量を増大させて蓄積時
間を短くし、副走査方向の入力分解能を高めることが可
能であるが、そのためには強力な照明が必要となり、照
明系における発熱等の別の問題を生じる。仮に原画の照
明を強力にして蓄積時間を短くできたとしても、得られ
た信号電荷をその蓄積時間内に高速に読み出すと、製版
に要するような高階調度（たとえば１２ビット）では、
次段のＡ／Ｄ変換器の変換速度が追いつかず、それに対
応するためには、高価なＡ／Ｄ変換器を複数個用いて並
列処理する等の対策が必要となり、処理回路が複雑高価
になるといったさらに別の問題を生じる。
１次元光電変換素子アレイを複数個、直線状あるいは千
鳥状に配列して高解像度の製版用スキャナを形成する方
法も提案されているが、この場合には、１次元光電変換
素子アレイの位置合せや光学系の調整に手間がかかると
ともに、得られた画像信号の処理回路も複雑高価となっ
てしまうという欠点がある。
鳥状に配列して高解像度の製版用スキャナを形成する方
法も提案されているが、この場合には、１次元光電変換
素子アレイの位置合せや光学系の調整に手間がかかると
ともに、得られた画像信号の処理回路も複雑高価となっ
てしまうという欠点がある。
（発明の目的） この発明は、上記従来技術の問題点を解決し、比較的素
子数の少ない１次元光電変換素子を用いて、構成簡単に
してかつ安価な高解像度のスキャナを形成することので
きる、画像信号の処理方法および装置を提供することを
目的としている。
子数の少ない１次元光電変換素子を用いて、構成簡単に
してかつ安価な高解像度のスキャナを形成することので
きる、画像信号の処理方法および装置を提供することを
目的としている。
（目的を達成するための手段） 上記目的を達成するため、本発明にかかる画像信号の処
理方法は、 １次元光電変換素子アレイにより原画を主走査方向と副
走査方向に所定の入力分解能で光電走査して得られる入
力画像信号をＡ／Ｄ変換し、その入力画像信号に補間処
理を行なうことにより、前記入力分解能よりも高い出力
分解能を得る画像信号の処理方法において、 前記補間処理は、 (a) 主走査方向に隣接する２画素分の画像信号を順次記
憶し、それらの画像信号を前記出力分解能に基づいて主
走査方向に補間する第１補間処理と、 (b) 副走査方向に隣接する第１画像信号群と第２画像信
号群とを１走査線分ごとに順次第１および第２ライン記
憶手段に記憶し、それらの画像信号群を前記出力分解能
に基づいて副走査方向に補間する処理であって、 (b-1) 一方のライン記憶手段に記憶された前記第１画像
信号群を出力し、それに同期して前記第２画像信号群を
他方のライン記憶手段に記憶するステップと、 (b-2) 前記第１および第２ライン記憶手段に記憶された
前記第１および第２画像信号群を出力し、前記出力分解
能に対応する走査線分の補間画像信号群を求め、各補間
画像信号群を順次出力するステップと、 (b-3) 前記第２画像信号群を前記第１画像信号群に切り
替えるステップと、を含む第２補間処理と、を有し、 前記第１および第２補間処理のうちいずれか一方の補間
処理を実行し、その補間処理によって得られた画像信号
について、他方の補間処理を実行することを特徴として
おり、また、この処理方法を実施する画像信号の処理装
置は、 原画を主走査方向と副走査方向とに所定の入力分解能で
光電走査する１次元光電変換素子アレイと、前記１次元
光電変換素子アレイからの入力画像信号をディジタル信
号に変換するＡ／Ｄ変換器と、そのディジタル信号を主
走査および副走査方向に対して補間する補間手段を有
し、前記入力分解能よりも高い出力分解能を得る画像信
号の処理装置において、 前記補間手段は、 (a-1) 主走査方向に隣接する２画素分の画像信号を順次
記憶する記憶手段と、 (a-2) この記憶手段に記憶された画像信号を、前記出力
分解能に基づいて、主走査方向に補間する画像信号を演
算する第１の演算手段と、 を具備する第１補間手段と、 (b-1) 副走査方向に隣接する第１画像信号群と第２画像
信号群とを、１走査線分ごとに記憶する第１および第２
ライン記憶手段と、 (b-2) 一方のライン記憶手段に記憶された前記第１画像
信号群を出力し、それに同期して前記第２画像信号群を
他方のライン記憶手段に記憶する制御手段と、 (b-3) 前記第１および第２ライン記憶手段に記憶された
前記第１および第２画像信号群に基づいて、前記出力分
解能に対応する走査線分の補間画像信号群を演算し、各
補間画像信号群を順次出力する第２演算手段と、 (b-4) 前記補間画像信号群を出力した後、前記第２画像
信号群を前記第１画像信号群に切り替える切り替え手段
と、 を具備する第２補間手段と、を有し、 前記第１および第２補間手段のうちいずれか一方の補間
手段による処理を実行し、その補間処理によって得られ
た画像信号について、他方の補間手段による処理を実行
することを特徴とする。
理方法は、 １次元光電変換素子アレイにより原画を主走査方向と副
走査方向に所定の入力分解能で光電走査して得られる入
力画像信号をＡ／Ｄ変換し、その入力画像信号に補間処
理を行なうことにより、前記入力分解能よりも高い出力
分解能を得る画像信号の処理方法において、 前記補間処理は、 (a) 主走査方向に隣接する２画素分の画像信号を順次記
憶し、それらの画像信号を前記出力分解能に基づいて主
走査方向に補間する第１補間処理と、 (b) 副走査方向に隣接する第１画像信号群と第２画像信
号群とを１走査線分ごとに順次第１および第２ライン記
憶手段に記憶し、それらの画像信号群を前記出力分解能
に基づいて副走査方向に補間する処理であって、 (b-1) 一方のライン記憶手段に記憶された前記第１画像
信号群を出力し、それに同期して前記第２画像信号群を
他方のライン記憶手段に記憶するステップと、 (b-2) 前記第１および第２ライン記憶手段に記憶された
前記第１および第２画像信号群を出力し、前記出力分解
能に対応する走査線分の補間画像信号群を求め、各補間
画像信号群を順次出力するステップと、 (b-3) 前記第２画像信号群を前記第１画像信号群に切り
替えるステップと、を含む第２補間処理と、を有し、 前記第１および第２補間処理のうちいずれか一方の補間
処理を実行し、その補間処理によって得られた画像信号
について、他方の補間処理を実行することを特徴として
おり、また、この処理方法を実施する画像信号の処理装
置は、 原画を主走査方向と副走査方向とに所定の入力分解能で
光電走査する１次元光電変換素子アレイと、前記１次元
光電変換素子アレイからの入力画像信号をディジタル信
号に変換するＡ／Ｄ変換器と、そのディジタル信号を主
走査および副走査方向に対して補間する補間手段を有
し、前記入力分解能よりも高い出力分解能を得る画像信
号の処理装置において、 前記補間手段は、 (a-1) 主走査方向に隣接する２画素分の画像信号を順次
記憶する記憶手段と、 (a-2) この記憶手段に記憶された画像信号を、前記出力
分解能に基づいて、主走査方向に補間する画像信号を演
算する第１の演算手段と、 を具備する第１補間手段と、 (b-1) 副走査方向に隣接する第１画像信号群と第２画像
信号群とを、１走査線分ごとに記憶する第１および第２
ライン記憶手段と、 (b-2) 一方のライン記憶手段に記憶された前記第１画像
信号群を出力し、それに同期して前記第２画像信号群を
他方のライン記憶手段に記憶する制御手段と、 (b-3) 前記第１および第２ライン記憶手段に記憶された
前記第１および第２画像信号群に基づいて、前記出力分
解能に対応する走査線分の補間画像信号群を演算し、各
補間画像信号群を順次出力する第２演算手段と、 (b-4) 前記補間画像信号群を出力した後、前記第２画像
信号群を前記第１画像信号群に切り替える切り替え手段
と、 を具備する第２補間手段と、を有し、 前記第１および第２補間手段のうちいずれか一方の補間
手段による処理を実行し、その補間処理によって得られ
た画像信号について、他方の補間手段による処理を実行
することを特徴とする。
（作用） １次元光電変換素子アレイから得られた入力画像信号に
補間処理を加えることにより、１次元光電変換素子アレ
イの入力分解能に対して出力分解能を向上させることが
できる。
補間処理を加えることにより、１次元光電変換素子アレ
イの入力分解能に対して出力分解能を向上させることが
できる。
補間処理は、主走査方向に行なわれる第１補間処理と、
副走査方向に行なわれる第２補間処理を明確に区別し、
どちらか一方の補間処理を行なった後に、それらの補間
画像信号に基づき、他方の補間処理を行なうようにして
いるので、主走査方向および副走査方向のそれぞれ１次
元の補間に必要な簡易な回路で２次元の補間処理を行な
うことができる。
副走査方向に行なわれる第２補間処理を明確に区別し、
どちらか一方の補間処理を行なった後に、それらの補間
画像信号に基づき、他方の補間処理を行なうようにして
いるので、主走査方向および副走査方向のそれぞれ１次
元の補間に必要な簡易な回路で２次元の補間処理を行な
うことができる。
また、第２補間処理は、２つのライン記憶手段にそれぞ
れ１走査線分の画像信号群を記憶させ、一方のライン記
憶手段に記憶されている第１の画像信号群を出力してい
る間に、他方のライン記憶手段に第２の画像信号を記憶
し、第１および第２ライン記憶手段に記憶された第１お
よび第２画像信号群を出力して前記出力分解能に対応す
る走査線分の補間画像信号群求めた後、第２画像信号群
を前記第１画像信号群に切り替えるので、２つのライン
記憶手段のみで連続的に副走査方向の補間処理を行なう
ことができる。
れ１走査線分の画像信号群を記憶させ、一方のライン記
憶手段に記憶されている第１の画像信号群を出力してい
る間に、他方のライン記憶手段に第２の画像信号を記憶
し、第１および第２ライン記憶手段に記憶された第１お
よび第２画像信号群を出力して前記出力分解能に対応す
る走査線分の補間画像信号群求めた後、第２画像信号群
を前記第１画像信号群に切り替えるので、２つのライン
記憶手段のみで連続的に副走査方向の補間処理を行なう
ことができる。
（実施例の説明） 第２図は、この発明が適用される製版用スキャナの一構
成例を示すブロック図である。ＣＣＤラインセンサなど
の１次元蓄積型光電変換素子（以下ＣＣＤと称す）１に
より、図示しない原画を光電走査して得られた入力画像
信号は、Ａ／Ｄ変換器２により多階調ディジタル画像信
号に変換されて、入力画像信号記憶用の複数個のライン
メモリ３に一旦記憶される。ラインメモリ３から適宜読
み出された画像信号は、階調修正回路４において階調修
正され（カラー画像信号の場合は色修正も行なう）、次
いで鮮鋭度強調回路５において、主走査方向および副走
査方向の少なくとも一方に対して鮮鋭度強調処理が施さ
れて、補間回路６に与えられる。
成例を示すブロック図である。ＣＣＤラインセンサなど
の１次元蓄積型光電変換素子（以下ＣＣＤと称す）１に
より、図示しない原画を光電走査して得られた入力画像
信号は、Ａ／Ｄ変換器２により多階調ディジタル画像信
号に変換されて、入力画像信号記憶用の複数個のライン
メモリ３に一旦記憶される。ラインメモリ３から適宜読
み出された画像信号は、階調修正回路４において階調修
正され（カラー画像信号の場合は色修正も行なう）、次
いで鮮鋭度強調回路５において、主走査方向および副走
査方向の少なくとも一方に対して鮮鋭度強調処理が施さ
れて、補間回路６に与えられる。
補間回路６では、この発明による補間処理が行なわれる
が、その内容は後に詳述する。補間された画像信号は、
倍率変換回路７において所望の倍率の画像信号に変換さ
れ、次いで網点発生回路８により網点発生処理が行なわ
れる。ＡＯＭ（音響光学変換器）駆動回路９は、網点発
生回路８からの信号を受けて露光部１０を駆動し、図示
しない感材に所望の網点画像を記録する。
が、その内容は後に詳述する。補間された画像信号は、
倍率変換回路７において所望の倍率の画像信号に変換さ
れ、次いで網点発生回路８により網点発生処理が行なわ
れる。ＡＯＭ（音響光学変換器）駆動回路９は、網点発
生回路８からの信号を受けて露光部１０を駆動し、図示
しない感材に所望の網点画像を記録する。
なお、連続調の画像（文字を含む）を記録する場合に
は、図中点線で示したように、網点発生回路８による網
点発生処理は行なわない。
は、図中点線で示したように、網点発生回路８による網
点発生処理は行なわない。
第３図および第４図は、ＣＣＤ１を含む画像入力光学系
を示す概念図である。ＣＣＤ１の各光電変換素子は主走
査方向に配列されており、原画１１からの反射光は、集
光レンズ１２を介して、ＣＣＤ１上に結像する。
を示す概念図である。ＣＣＤ１の各光電変換素子は主走
査方向に配列されており、原画１１からの反射光は、集
光レンズ１２を介して、ＣＣＤ１上に結像する。
第４図を参照して、入力の分解能（原画を光電走査する
場合の単位長あたりの読取り画像数）は光学系の倍率
（ｍ）とＣＣＤ１の１素子の寸法とによって定まり、主
走査方向の入力分解能をＬinx、副走査方向の入力分解
能をＬiny 、ＣＣＤ１の１素子の主走査方向および副走
査方向の長さをそれぞれｄｘ，ｄｙとすると、次の関係
式が成り立つ。
場合の単位長あたりの読取り画像数）は光学系の倍率
（ｍ）とＣＣＤ１の１素子の寸法とによって定まり、主
走査方向の入力分解能をＬinx、副走査方向の入力分解
能をＬiny 、ＣＣＤ１の１素子の主走査方向および副走
査方向の長さをそれぞれｄｘ，ｄｙとすると、次の関係
式が成り立つ。
Ｌinx ＝ｍ／ｄｘ（line／mm） …(1) Ｌiny ＝ｍ／ｄｙ（line／mm） …(2) すなわち、入力分解能を高めるためには、素子寸法を微
小にするか、または光学系の倍率を上げて、１走査線中
の素子の数を増加させてやればよいのである。ただし、
蓄積時間や動作周波数等の性能的な要因は、考慮しない
ものとする。このような寸法による入力分解能の向上に
は限度があることは、上述したとおりである。
小にするか、または光学系の倍率を上げて、１走査線中
の素子の数を増加させてやればよいのである。ただし、
蓄積時間や動作周波数等の性能的な要因は、考慮しない
ものとする。このような寸法による入力分解能の向上に
は限度があることは、上述したとおりである。
ところで、一般的に、上述したような製版用スキャナに
おいては、網点発生回路８に与えられる画像信号の解像
度が１０〜２０line／mm（２５０〜５００line／inch）
程度であれば、感材に記録される網点画像の品質は一応
満足のいくものとなる。しかしながら、より精緻な製版
を行ないたい場合や、線画原稿を処理する等の場合に
は、より高い解像度が望ましく、このような場合には、
Ａ／Ｄ変換器２から倍率変換回路７までを含めた画像処
理回路の出力分解能は、たとえば３９．４line／mm（１
０００line／inch）程度以上あるのが望ましい。いま、
設計の一例として、この出力分解能を５９．１line／mm
（１５００line／inch）とし、Ａ４判（２９７×２１０
mm）用紙の短辺を副走査方向として、これを５０００素
子のＣＣＤを用いて１分間で処理する場合を考えてみ
る。この場合、１秒間あたりの副走査方向の記録回数は
２１０×５９．１÷６０＝２０６．９（回／sec）とな
り、１回あたりの記録時間（すなわち１走査線の記録時
間）は約５ｍｓである。したがって、この出力分解能と
同様の副走査方向入力分解能を得るためには、ＣＣＤの
蓄積時間が約５ｍｓとなるように照明を設定する必要が
あり、これにはかなり強力な照明が必要である。
おいては、網点発生回路８に与えられる画像信号の解像
度が１０〜２０line／mm（２５０〜５００line／inch）
程度であれば、感材に記録される網点画像の品質は一応
満足のいくものとなる。しかしながら、より精緻な製版
を行ないたい場合や、線画原稿を処理する等の場合に
は、より高い解像度が望ましく、このような場合には、
Ａ／Ｄ変換器２から倍率変換回路７までを含めた画像処
理回路の出力分解能は、たとえば３９．４line／mm（１
０００line／inch）程度以上あるのが望ましい。いま、
設計の一例として、この出力分解能を５９．１line／mm
（１５００line／inch）とし、Ａ４判（２９７×２１０
mm）用紙の短辺を副走査方向として、これを５０００素
子のＣＣＤを用いて１分間で処理する場合を考えてみ
る。この場合、１秒間あたりの副走査方向の記録回数は
２１０×５９．１÷６０＝２０６．９（回／sec）とな
り、１回あたりの記録時間（すなわち１走査線の記録時
間）は約５ｍｓである。したがって、この出力分解能と
同様の副走査方向入力分解能を得るためには、ＣＣＤの
蓄積時間が約５ｍｓとなるように照明を設定する必要が
あり、これにはかなり強力な照明が必要である。
また、主走査方向についても同様の入力分解能を持たせ
ようとすると、このときのＣＣＤの必要素子数は ２９７×５９．１＝１７５５３（個） となり、５０００素子のＣＣＤであれば、４個を直線状
に１部だぶらせて配置する必要があり、この光学系を実
現するには、ＣＣＤ間のつなぎ合せや水平位置決め調整
等の困難な問題点を克服しなければならない。さらに、
蓄積時間は上述のように約５ｍｓに設定する必要がある
ので、蓄積電荷の転送クロック周波数は １７５５３÷（５×１０-3）≒３．５×１０6 （Ｈｚ） となり、この繰り返し速度で得られる出力を１個のＡ／
Ｄ変換器で処理するためには、その変換速度は約０．３
μｓ以下でなければならない。一般的に、製版に用いる
高階調度用の１２ビット程度のＡ／Ｄ変換器の変換速度
は１μｓ以上であるので、複数個のＡ／Ｄ変換器による
並列処理が必要となり、回路は複雑高価になる。
ようとすると、このときのＣＣＤの必要素子数は ２９７×５９．１＝１７５５３（個） となり、５０００素子のＣＣＤであれば、４個を直線状
に１部だぶらせて配置する必要があり、この光学系を実
現するには、ＣＣＤ間のつなぎ合せや水平位置決め調整
等の困難な問題点を克服しなければならない。さらに、
蓄積時間は上述のように約５ｍｓに設定する必要がある
ので、蓄積電荷の転送クロック周波数は １７５５３÷（５×１０-3）≒３．５×１０6 （Ｈｚ） となり、この繰り返し速度で得られる出力を１個のＡ／
Ｄ変換器で処理するためには、その変換速度は約０．３
μｓ以下でなければならない。一般的に、製版に用いる
高階調度用の１２ビット程度のＡ／Ｄ変換器の変換速度
は１μｓ以上であるので、複数個のＡ／Ｄ変換器による
並列処理が必要となり、回路は複雑高価になる。
このような理由から、製版用スキャナなどのように高い
出力分解能が要求される場合には、入力分解能を出力分
解能と同等にまで高めるのは得策ではなく、むしろＣＣ
Ｄの特性やＡ／Ｄ変換器の特性などを考慮して、入力分
解能を出力分解能よりもいくらかの低い値に設定してお
き、その低下分については、入力画像信号を主走査方向
および副走査方向に補間して、高い分解能で出力される
場合の画質の向上を図ることが有効な手段となる。
出力分解能が要求される場合には、入力分解能を出力分
解能と同等にまで高めるのは得策ではなく、むしろＣＣ
Ｄの特性やＡ／Ｄ変換器の特性などを考慮して、入力分
解能を出力分解能よりもいくらかの低い値に設定してお
き、その低下分については、入力画像信号を主走査方向
および副走査方向に補間して、高い分解能で出力される
場合の画質の向上を図ることが有効な手段となる。
第２図の補間回路６はそのような目的で設けられたもの
であり、その構成の一例が第１図のブロック図に示され
ている。
であり、その構成の一例が第１図のブロック図に示され
ている。
第１図において、ＣＣＤ１３およびＡ／Ｄ変換器１４
は、第２図のＣＣＤ１およびＡ／Ｄ変換器２に対応する
ものである。シフトレジスタ１５以下において補間処理
が行なわれるが、実際の製版用スキャナでは、第２図に
示すように、第１図のＡ／Ｄ変換器１４とシフトレジス
タ１５との間には、階調修正および鮮鋭度強調のための
回路等が設けられる。
は、第２図のＣＣＤ１およびＡ／Ｄ変換器２に対応する
ものである。シフトレジスタ１５以下において補間処理
が行なわれるが、実際の製版用スキャナでは、第２図に
示すように、第１図のＡ／Ｄ変換器１４とシフトレジス
タ１５との間には、階調修正および鮮鋭度強調のための
回路等が設けられる。
ＣＣＤ１３は５０００素子程度のものを１個、Ａ／Ｄ変
換器１４は１２ビットのものを１個、それぞれ一般的に
入手可能なものを用いる。そして、図示しないクロック
発生器から与えられるクロック信号ＣＫim，ＣＫis，Ｃ
Ｋom，ＣＫosの繰返し周波数を適当に選択することによ
って、主走査方向、副走査方向とも、入力分解能と出力
分解能との比を、例えば１：４に設定しておく。このよ
うにすれば、製版などのように高い出力分解能を要求さ
れる場合であっても、上記の条件のＣＣＤ１３およびＡ
／Ｄ変換器１４を用いて、スキャナを構成することが可
能となる。なお、このような条件下での具体的設計の一
例をこの説明の最後に示してあるので、参照されたい。
換器１４は１２ビットのものを１個、それぞれ一般的に
入手可能なものを用いる。そして、図示しないクロック
発生器から与えられるクロック信号ＣＫim，ＣＫis，Ｃ
Ｋom，ＣＫosの繰返し周波数を適当に選択することによ
って、主走査方向、副走査方向とも、入力分解能と出力
分解能との比を、例えば１：４に設定しておく。このよ
うにすれば、製版などのように高い出力分解能を要求さ
れる場合であっても、上記の条件のＣＣＤ１３およびＡ
／Ｄ変換器１４を用いて、スキャナを構成することが可
能となる。なお、このような条件下での具体的設計の一
例をこの説明の最後に示してあるので、参照されたい。
第１図の補間回路の構成において、２段のシフトレジス
タ１５は、Ａ／Ｄ変換器１４からのディジタル画像信号
を、主走査方向に連続した２画素分（Ｄn ，Ｄn-1 ）だ
け一時的に記憶する。加算器１６−１，１６−２，…１
６−（Ｎ−１）は、これらの画像信号Ｄn ，Ｄn-1 を受
けて、所定の補間演算を行なう。ここでＮは主走査方向
の入・出力分解能の比であり、この実施例では、上述の
ようにＮ＝４に設定してある。したがって、加算器１６
の数は３個であって、加算器１６−１は（３Ｄn-1 ＋Ｄ
n ）／４を演算し、加算器１６−２は（２Ｄn-1 ＋２Ｄ
n ）／４を演算し、また加算器１６−３は、（Ｄn-1 ＋
３Ｄn ）／４を演算する。
タ１５は、Ａ／Ｄ変換器１４からのディジタル画像信号
を、主走査方向に連続した２画素分（Ｄn ，Ｄn-1 ）だ
け一時的に記憶する。加算器１６−１，１６−２，…１
６−（Ｎ−１）は、これらの画像信号Ｄn ，Ｄn-1 を受
けて、所定の補間演算を行なう。ここでＮは主走査方向
の入・出力分解能の比であり、この実施例では、上述の
ようにＮ＝４に設定してある。したがって、加算器１６
の数は３個であって、加算器１６−１は（３Ｄn-1 ＋Ｄ
n ）／４を演算し、加算器１６−２は（２Ｄn-1 ＋２Ｄ
n ）／４を演算し、また加算器１６−３は、（Ｄn-1 ＋
３Ｄn ）／４を演算する。
一般的には、Ｎの値に応じて、次表のような演算が行な
われて、補間画像信号が発生される。
われて、補間画像信号が発生される。
加算器１６−１，１６−２，…は、例えばルックアップ
テーブルを用いて構成することができ、その場合には、
２つの入力端子に、１／Ｎおよび（Ｎ−１）／Ｎ，…な
どをＤn またはＤn-1 に掛算するルックアップテーブル
メモリ（例えば、ここでは説明を省略した製版用スキャ
ナに慣用されるｌｏｇ変換時に１２ビットから８ビット
に変換しておき、８ビットから成るＤn またはＤn-1 の
値をアドレスにして、掛算結果値を読出すテーブルメモ
リ）を設け、その出力を加算すればよい。ただし、Ｄn
とＤn-1 の平均値をとればよい項については、両者を加
算して、その結果を１ビットずらした方がより簡単であ
る。
テーブルを用いて構成することができ、その場合には、
２つの入力端子に、１／Ｎおよび（Ｎ−１）／Ｎ，…な
どをＤn またはＤn-1 に掛算するルックアップテーブル
メモリ（例えば、ここでは説明を省略した製版用スキャ
ナに慣用されるｌｏｇ変換時に１２ビットから８ビット
に変換しておき、８ビットから成るＤn またはＤn-1 の
値をアドレスにして、掛算結果値を読出すテーブルメモ
リ）を設け、その出力を加算すればよい。ただし、Ｄn
とＤn-1 の平均値をとればよい項については、両者を加
算して、その結果を１ビットずらした方がより簡単であ
る。
データセレクタ１７は、Ｎ個の入力端子０，１，２，
…，Ｎ−１を有し、入力端子０にはシフトレジスタ１５
から画像信号Ｄn-1 が入力され、入力端子１には加算器
１６−１の出力信号が入力され、入力端子２には加算器
１６−２の出力信号が入力され、また入力端子Ｎ−１に
は加算器１６−（Ｎ−１）の出力信号が入力されてい
る。これらの入力信号は、Ｎ進カウンタ１８の出力カウ
ント数に応じて順次選択されて、データセレクタ１７か
ら出力される。
…，Ｎ−１を有し、入力端子０にはシフトレジスタ１５
から画像信号Ｄn-1 が入力され、入力端子１には加算器
１６−１の出力信号が入力され、入力端子２には加算器
１６−２の出力信号が入力され、また入力端子Ｎ−１に
は加算器１６−（Ｎ−１）の出力信号が入力されてい
る。これらの入力信号は、Ｎ進カウンタ１８の出力カウ
ント数に応じて順次選択されて、データセレクタ１７か
ら出力される。
この出力された画像信号は、第１ラインメモリ１９およ
び第２ラインメモリ２０に、それぞれ１走査線分ずつ、
交互に記憶される。そして、次に、ゲートとして作用す
るトライステートバッファアンプ２１〜２４を介して、
読出しライン２５および２６上にそれぞれ読み出され
る。この場合、先に走査された方の１走査線分の画像信
号が常に読出しライン２５上に読み出されるように、ト
ライステートバッファアンプ２１〜２４をタイミング制
御する。このタイミング制御および第１および第２ライ
ンメモリ１９，２０の書込みおよび読出しのタイミング
制御は、メモリコントロール２７により管理されてい
る。
び第２ラインメモリ２０に、それぞれ１走査線分ずつ、
交互に記憶される。そして、次に、ゲートとして作用す
るトライステートバッファアンプ２１〜２４を介して、
読出しライン２５および２６上にそれぞれ読み出され
る。この場合、先に走査された方の１走査線分の画像信
号が常に読出しライン２５上に読み出されるように、ト
ライステートバッファアンプ２１〜２４をタイミング制
御する。このタイミング制御および第１および第２ライ
ンメモリ１９，２０の書込みおよび読出しのタイミング
制御は、メモリコントロール２７により管理されてい
る。
加算器２８−１，２８−２，…，２８−（Ｍ−１）は、
このようにして読出しライン２５，２６上にそれぞれ１
走査線分ずつ順次読み出される隣接した２走査線の画像
信号を受けて、これらの間に所定の補間演算を施す。こ
こでＭは副走査方向の入・出力分解能の比であり、この
実施例では、上述のＮと同様に、Ｍ＝４に設定してあ
る。したがって、加算器２８の数は、加算器１６の数と
同様３個必要である。これらの加算器２８が行なうべき
補間演算は、上述の加算器１６が行なった補間演算と同
様であり、一般的には、前掲の表においてＮをＭに置き
換えた演算が行なわれて、補間画像信号が発生される。
このようにして読出しライン２５，２６上にそれぞれ１
走査線分ずつ順次読み出される隣接した２走査線の画像
信号を受けて、これらの間に所定の補間演算を施す。こ
こでＭは副走査方向の入・出力分解能の比であり、この
実施例では、上述のＮと同様に、Ｍ＝４に設定してあ
る。したがって、加算器２８の数は、加算器１６の数と
同様３個必要である。これらの加算器２８が行なうべき
補間演算は、上述の加算器１６が行なった補間演算と同
様であり、一般的には、前掲の表においてＮをＭに置き
換えた演算が行なわれて、補間画像信号が発生される。
なお、表中のＤn-1 ，Ｄn は、加算器１６に対しては主
走査方向に隣接した１対の画像信号を表わしたが、加算
器２８に対しては、副走査方向に隣接した１対の画像信
号を表わすことになる。加算器２８は、上述の加算器１
６と同様に、ルックアップテーブルを用いて構成するこ
とができる。
走査方向に隣接した１対の画像信号を表わしたが、加算
器２８に対しては、副走査方向に隣接した１対の画像信
号を表わすことになる。加算器２８は、上述の加算器１
６と同様に、ルックアップテーブルを用いて構成するこ
とができる。
データセレクタ２９は、Ｍ個の入力端子０，１，２，
…，Ｍ−１を有し、入力端子０には読出しライン２５上
の画像信号（すなわち先に走査された方の１走査線分の
画像信号）が入力され、入力端子１には加算器２８−１
の出力信号が入力され、入力端子２には加算器２８−２
の出力信号が入力され、また入力端子Ｍ−１には加算器
２８−（Ｍ−１）の出力信号が入力されている。これら
の入力信号は、Ｍ進カウンタ３０の出力カウント数に応
じて順次選択されて、データセレクタ２９から出力され
る。
…，Ｍ−１を有し、入力端子０には読出しライン２５上
の画像信号（すなわち先に走査された方の１走査線分の
画像信号）が入力され、入力端子１には加算器２８−１
の出力信号が入力され、入力端子２には加算器２８−２
の出力信号が入力され、また入力端子Ｍ−１には加算器
２８−（Ｍ−１）の出力信号が入力されている。これら
の入力信号は、Ｍ進カウンタ３０の出力カウント数に応
じて順次選択されて、データセレクタ２９から出力され
る。
第５図は、第１図の補間回路の動作を示すタイミングチ
ャートである。以下、第５図を参照して、第１図の補間
回路の動作を説明する。ＣＣＤ１３は、第５図(a) の入
力副走査クロック信号ＣＫisを受けて、各光電変換素子
に蓄積された電荷を転送可能状態にし（具体的にはＣＣ
Ｄ１３内のＣＣＤシフトレジスタに移す）、次いで、第
５図(b) の入力主走査クロック信号ＣＫimに同期して、
蓄積電荷を順次転送して読み出して行く。このようにし
て得られた画像信号は、Ａ／Ｄ変換器１４により、１２
ビットの多階調ディジタル画像信号に変換される。
ャートである。以下、第５図を参照して、第１図の補間
回路の動作を説明する。ＣＣＤ１３は、第５図(a) の入
力副走査クロック信号ＣＫisを受けて、各光電変換素子
に蓄積された電荷を転送可能状態にし（具体的にはＣＣ
Ｄ１３内のＣＣＤシフトレジスタに移す）、次いで、第
５図(b) の入力主走査クロック信号ＣＫimに同期して、
蓄積電荷を順次転送して読み出して行く。このようにし
て得られた画像信号は、Ａ／Ｄ変換器１４により、１２
ビットの多階調ディジタル画像信号に変換される。
第６図(a) は、この入力画像信号の一部を模式的に示し
たものであり、Ａ〜Ｊはそれぞれ各１画素を表わしてい
る。上述したように、入力分解能は主走査方向および副
走査方向とも出力分解能の１／４に設定してあるので、
出力されるべき画像信号の一部を模式的に示せば、第６
図(b) の如くなる。同図において、点線で示したＡ〜Ｊ
は入力画像信号における１画素相当分を表しており、出
力画像信号の１画素は、左上の斜線部分に相当する。こ
の発明では、第６図(a) のように得られた入力画像信号
に補間処理を施して、第６図(b) のように高い分解能で
出力される場合に、画質の向上を図るようにしている。
たものであり、Ａ〜Ｊはそれぞれ各１画素を表わしてい
る。上述したように、入力分解能は主走査方向および副
走査方向とも出力分解能の１／４に設定してあるので、
出力されるべき画像信号の一部を模式的に示せば、第６
図(b) の如くなる。同図において、点線で示したＡ〜Ｊ
は入力画像信号における１画素相当分を表しており、出
力画像信号の１画素は、左上の斜線部分に相当する。こ
の発明では、第６図(a) のように得られた入力画像信号
に補間処理を施して、第６図(b) のように高い分解能で
出力される場合に、画質の向上を図るようにしている。
２段のシフトレジスタ１５は、主走査方向に隣接した２
画素分の画像信号Ｄn ，Ｄn-1 を一時的に記憶する。い
ま、説明の便宜上、Ｄn-1 を画素Ａに対応する画像信号
（以下Ａという）であるとし、Ｄn を画素Ｂに対応する
画像信号（以下Ｂという）であるとする。これらの画像
信号はそのまま、あるいは加算器１６で補間演算が施さ
れて、データセレクタ１７の各入力端子に入力される。
いま、Ｎ＝４であるので、入力端子０にはＡがそのまま
入力され、入力端子１には（３Ａ＋Ｂ）／４が入力さ
れ、入力端子２には（２Ａ＋２Ｂ）／４が入力され、ま
た入力端子３には（Ａ＋３Ｂ）／４が入力されることに
なる。
画素分の画像信号Ｄn ，Ｄn-1 を一時的に記憶する。い
ま、説明の便宜上、Ｄn-1 を画素Ａに対応する画像信号
（以下Ａという）であるとし、Ｄn を画素Ｂに対応する
画像信号（以下Ｂという）であるとする。これらの画像
信号はそのまま、あるいは加算器１６で補間演算が施さ
れて、データセレクタ１７の各入力端子に入力される。
いま、Ｎ＝４であるので、入力端子０にはＡがそのまま
入力され、入力端子１には（３Ａ＋Ｂ）／４が入力さ
れ、入力端子２には（２Ａ＋２Ｂ）／４が入力され、ま
た入力端子３には（Ａ＋３Ｂ）／４が入力されることに
なる。
データセレクタ１７は、Ｎ進カウンタ１８のカウント値
にしたがって、これらの入力信号を順次選択して出力す
る。Ｎ進カウンタ１８は、シフトレジスタ１５のクロッ
ク信号である入力主走査クロック信号ＣＫimによりリセ
ットされ、このクロック信号の４倍の周波数を有する出
力主走査クロック信号ＣＫomをカウントするように構成
されている。このようにして、シフトレジスタ１５が
Ａ，Ｂを一時的に記憶している間（すなわち１入力主走
査の間で、第６図(a) のＣの画素を読取る時間に相当す
る時間）に、データセレクタ１７からは、Ａ，（３Ａ＋
Ｂ）／４，（２Ａ＋２Ｂ）／４，（Ａ＋３Ｂ）／４が順
次出力されることになる。第６図(c) の最上段および５
段目は、このようにして主走査方向に補間された画像信
号を示している。
にしたがって、これらの入力信号を順次選択して出力す
る。Ｎ進カウンタ１８は、シフトレジスタ１５のクロッ
ク信号である入力主走査クロック信号ＣＫimによりリセ
ットされ、このクロック信号の４倍の周波数を有する出
力主走査クロック信号ＣＫomをカウントするように構成
されている。このようにして、シフトレジスタ１５が
Ａ，Ｂを一時的に記憶している間（すなわち１入力主走
査の間で、第６図(a) のＣの画素を読取る時間に相当す
る時間）に、データセレクタ１７からは、Ａ，（３Ａ＋
Ｂ）／４，（２Ａ＋２Ｂ）／４，（Ａ＋３Ｂ）／４が順
次出力されることになる。第６図(c) の最上段および５
段目は、このようにして主走査方向に補間された画像信
号を示している。
主走査方向の補間が終了した画像データは、メモリコン
トロール２７の制御の下で、第１および２ラインメモリ
１９，２０内に、１走査線分ずつ交互に書き込まれてい
く。第５図(e) は、データセレクタ１７から出力され
る、主走査方向に補間が行なわれた画像信号群を示して
おり、Ｌ３，Ｌ４，Ｌ５は、それぞれ第３，第４，第５
ライン（走査線）目の信号であることを表している。メ
モリコントロール２７は、第５図(j),(k) に示した書込
み／読出し制御信号ＷＲ−１，ＷＲ−２（ローのとき書
込み指示）および(l),(m) に示したアドレスクロック信
号Ａｄｄｒ−１，Ａｄｄｒ−２を第１および第２ライン
メモリ１９，２０にそれぞれ与え、これに応じて、(f),
(g) に示すように、各１走査線分の画像信号群Ｌ３，Ｌ
４，Ｌ５が、１走査線分ずつ交互に第１および第２ライ
ンメモリ１９，２０に書き込まれて行く。第５図(f) の
Ｌ３Ｗ，Ｌ５Ｗは、第１ラインメモリ１９に書込まれた
画像信号群Ｌ３，Ｌ５を表わし、同じく(g) のＬ４Ｗ
は、第２ラインメモリ２０に書込まれた画像信号群Ｌ４
を表している。
トロール２７の制御の下で、第１および２ラインメモリ
１９，２０内に、１走査線分ずつ交互に書き込まれてい
く。第５図(e) は、データセレクタ１７から出力され
る、主走査方向に補間が行なわれた画像信号群を示して
おり、Ｌ３，Ｌ４，Ｌ５は、それぞれ第３，第４，第５
ライン（走査線）目の信号であることを表している。メ
モリコントロール２７は、第５図(j),(k) に示した書込
み／読出し制御信号ＷＲ−１，ＷＲ−２（ローのとき書
込み指示）および(l),(m) に示したアドレスクロック信
号Ａｄｄｒ−１，Ａｄｄｒ−２を第１および第２ライン
メモリ１９，２０にそれぞれ与え、これに応じて、(f),
(g) に示すように、各１走査線分の画像信号群Ｌ３，Ｌ
４，Ｌ５が、１走査線分ずつ交互に第１および第２ライ
ンメモリ１９，２０に書き込まれて行く。第５図(f) の
Ｌ３Ｗ，Ｌ５Ｗは、第１ラインメモリ１９に書込まれた
画像信号群Ｌ３，Ｌ５を表わし、同じく(g) のＬ４Ｗ
は、第２ラインメモリ２０に書込まれた画像信号群Ｌ４
を表している。
このようにして第１および第２ラインメモリ１９，２０
に書込まれた各１走査線分の画像信号群Ｌ３，Ｌ４，Ｌ
５は、第５図(j),(k) の書込み／読出し制御信号ＷＲ−
１，ＷＲ−２のハイに応答して、(l),(m) のアドレスク
ロックにしたがって順次繰返し読み出されていく。各１
回（１走査線分）の書込み／読出し時間は第５図(c) の
出力副走査クロック信号ＣＫosにより規定されており、
メモリコントロール２７は、このクロック信号ＣＫosに
基づいて、第５図(j),(k) の書込み／読出し制御信号Ｗ
Ｒ−１，ＷＲ−２および(l),(m) のアドレスクロックＡ
ｄｄｒ−１，Ａｄｄｒ−２を作成し、第１および第２ラ
インメモリにそれぞれ与える。
に書込まれた各１走査線分の画像信号群Ｌ３，Ｌ４，Ｌ
５は、第５図(j),(k) の書込み／読出し制御信号ＷＲ−
１，ＷＲ−２のハイに応答して、(l),(m) のアドレスク
ロックにしたがって順次繰返し読み出されていく。各１
回（１走査線分）の書込み／読出し時間は第５図(c) の
出力副走査クロック信号ＣＫosにより規定されており、
メモリコントロール２７は、このクロック信号ＣＫosに
基づいて、第５図(j),(k) の書込み／読出し制御信号Ｗ
Ｒ−１，ＷＲ−２および(l),(m) のアドレスクロックＡ
ｄｄｒ−１，Ａｄｄｒ−２を作成し、第１および第２ラ
インメモリにそれぞれ与える。
第５図(f),(g) のＬ１Ｒ，Ｌ３Ｒ，Ｌ５Ｒ，Ｌ２Ｒ，Ｌ
４Ｒは、このようにして繰り返し読み出された画像信号
群Ｌ１，Ｌ３，Ｌ５，Ｌ２，Ｌ４を表わしている。この
実施例では、同じ画像信号群が７回繰り返して読み出さ
れることになり、例えば第５図(f) のＬ３Ｒデータ部分
では、１走査線分の画像信号群Ｌ３が連続して７回，繰
り返し読み出されている。
４Ｒは、このようにして繰り返し読み出された画像信号
群Ｌ１，Ｌ３，Ｌ５，Ｌ２，Ｌ４を表わしている。この
実施例では、同じ画像信号群が７回繰り返して読み出さ
れることになり、例えば第５図(f) のＬ３Ｒデータ部分
では、１走査線分の画像信号群Ｌ３が連続して７回，繰
り返し読み出されている。
このようにして第１および第２ラインメモリ１９，２０
から読み出された画像信号は、ゲートとして作用するト
ライステートバッファアンプ２１〜２４により振分けら
れて、読出しライン２５，２６の一方ずつに、それぞれ
導出される。メモリコントロール２７は、第５図(n) の
メモリ整列信号を各トライステートバッファアンプ２１
〜２４に与えて、この画像信号の振分けを制御する。例
えば図示のＴ１の期間においては、ローのメモリ整列信
号が与えられて、トライステートバッファアンプ２１，
２４がオープン状態となる。したがって、第１ラインメ
モリ１９から読み出される画像信号群Ｌ３は、トライス
テートバッファアンプ２２を介して読出しライン２６上
に導出され、一方、第２ラインメモリ２０から読み出さ
れる画像信号群Ｌ２（Ｌ３の前に走査され書き込まれた
画像信号）は、トライステートバッファアンプ２３を介
して読出しライン２５上に導出される。このようにし
て、常に先に走査され書き込まれた方の画像信号が読み
出しライン２５上に導出されるように切り替えられてタ
イミング制御が行なわれる。
から読み出された画像信号は、ゲートとして作用するト
ライステートバッファアンプ２１〜２４により振分けら
れて、読出しライン２５，２６の一方ずつに、それぞれ
導出される。メモリコントロール２７は、第５図(n) の
メモリ整列信号を各トライステートバッファアンプ２１
〜２４に与えて、この画像信号の振分けを制御する。例
えば図示のＴ１の期間においては、ローのメモリ整列信
号が与えられて、トライステートバッファアンプ２１，
２４がオープン状態となる。したがって、第１ラインメ
モリ１９から読み出される画像信号群Ｌ３は、トライス
テートバッファアンプ２２を介して読出しライン２６上
に導出され、一方、第２ラインメモリ２０から読み出さ
れる画像信号群Ｌ２（Ｌ３の前に走査され書き込まれた
画像信号）は、トライステートバッファアンプ２３を介
して読出しライン２５上に導出される。このようにし
て、常に先に走査され書き込まれた方の画像信号が読み
出しライン２５上に導出されるように切り替えられてタ
イミング制御が行なわれる。
いま、１走査線分の画像信号群Ｌ２に相当するのが第６
図(c) の第１ライン目の信号Ａ，（３Ａ＋Ｂ）／４，…
であり、１走査線分の画像信号群Ｌ３に相当するのが同
じく第５ライン目の信号Ｄ，（３Ｄ＋Ｅ）／４，…であ
るとして、第５図のＴ１の期間について、以後の動作を
説明する。Ｍ進カウンタ３０は、第５図(a) の入力副走
査クロック信号ＣＫisによりリセットされ、(c) の出力
副走査クロック信号ＣＫosをカウント（この場合はアッ
プカウント）するように構成されている。この実施例で
はＭ＝４であるので、Ｍ進カウンタ３０の出力は、第５
図(h) に示すように、出力副走査クロックＣＫosに同期
して０，１，２，３を繰り返すことになる。
図(c) の第１ライン目の信号Ａ，（３Ａ＋Ｂ）／４，…
であり、１走査線分の画像信号群Ｌ３に相当するのが同
じく第５ライン目の信号Ｄ，（３Ｄ＋Ｅ）／４，…であ
るとして、第５図のＴ１の期間について、以後の動作を
説明する。Ｍ進カウンタ３０は、第５図(a) の入力副走
査クロック信号ＣＫisによりリセットされ、(c) の出力
副走査クロック信号ＣＫosをカウント（この場合はアッ
プカウント）するように構成されている。この実施例で
はＭ＝４であるので、Ｍ進カウンタ３０の出力は、第５
図(h) に示すように、出力副走査クロックＣＫosに同期
して０，１，２，３を繰り返すことになる。
Ｍ進カウンタ３０の出力カウンタ値が０のとき、データ
セレクタ２９は、入力端子０に与えられている信号を選
択して出力する。いま、入力端子０には、上述のように
して第２ラインメモリ２０から読み出されて、読出しラ
イン２５上に導出された１走査線分の画像信号群Ｌ２，
すなわちＡ，（３Ａ＋Ｂ）／４，…が与えられており、
したがって、データセレクタ２９からは、１走査線分の
画像信号Ａ，（３Ａ＋Ｂ）／４，…が順次出力されるこ
とになる。このことは、データセレクタ２９の出力を図
示した第５図(i) において、Ｌ２として示されている。
この出力の速度は、第２ラインメモリ２０からの各画像
信号の読出し速度に応じて定まるが、出力主走査クロッ
ク信号ＣＫomに同期して各画像信号が出力されるよう
に、第５図(m) のアドレスクロックＡｄｄｒ−２を規定
しておいてもよい。これは、第１ラインメモリ１９から
の読出しの場合についても同様である。このようにし
て、第５図のｔ１期間においては、第６図(c) の第１ラ
イン目の画像信号が出力される。
セレクタ２９は、入力端子０に与えられている信号を選
択して出力する。いま、入力端子０には、上述のように
して第２ラインメモリ２０から読み出されて、読出しラ
イン２５上に導出された１走査線分の画像信号群Ｌ２，
すなわちＡ，（３Ａ＋Ｂ）／４，…が与えられており、
したがって、データセレクタ２９からは、１走査線分の
画像信号Ａ，（３Ａ＋Ｂ）／４，…が順次出力されるこ
とになる。このことは、データセレクタ２９の出力を図
示した第５図(i) において、Ｌ２として示されている。
この出力の速度は、第２ラインメモリ２０からの各画像
信号の読出し速度に応じて定まるが、出力主走査クロッ
ク信号ＣＫomに同期して各画像信号が出力されるよう
に、第５図(m) のアドレスクロックＡｄｄｒ−２を規定
しておいてもよい。これは、第１ラインメモリ１９から
の読出しの場合についても同様である。このようにし
て、第５図のｔ１期間においては、第６図(c) の第１ラ
イン目の画像信号が出力される。
次に、Ｍ進カウンタ３０の出力カウンタ値が１のとき、
データセレクタ２９は、入力端子１に与えられている信
号、すなわち加算器２８−１の出力信号を選択して出力
する。いま、Ｍ＝４であり、かつ読出しライン２５上の
信号がＬ２（すなわちＡ，（３Ａ＋Ｂ）／４，…），読
出しライン２６上の信号がＬ３（すなわちＤ，（３Ｄ＋
Ｅ）／４，…）であるので、加算器２８−１は、出力主
走査クロック信号ＣＫomに同期して入力端子に与えられ
る各画像信号の対（例えばＡとＤ、（３Ａ＋Ｂ）／４と
（３Ｄ＋Ｅ）／４など）ごとに、（３Ｌ２＋Ｌ３）／４
を演算して出力する。そして、この演算結果は、第６図
(c) の第２ライン目に示すように（３Ａ＋Ｄ）／４，
（９Ａ＋３Ｂ＋３Ｄ＋Ｅ）／１６，…となり、これらの
補間された１走査線分の画像信号が、第５図のｔ２期間
において、データセレクタ２９から出力される。このこ
とは、第５図(i) において、（３Ｌ２＋Ｌ３）／４とし
て示されている。
データセレクタ２９は、入力端子１に与えられている信
号、すなわち加算器２８−１の出力信号を選択して出力
する。いま、Ｍ＝４であり、かつ読出しライン２５上の
信号がＬ２（すなわちＡ，（３Ａ＋Ｂ）／４，…），読
出しライン２６上の信号がＬ３（すなわちＤ，（３Ｄ＋
Ｅ）／４，…）であるので、加算器２８−１は、出力主
走査クロック信号ＣＫomに同期して入力端子に与えられ
る各画像信号の対（例えばＡとＤ、（３Ａ＋Ｂ）／４と
（３Ｄ＋Ｅ）／４など）ごとに、（３Ｌ２＋Ｌ３）／４
を演算して出力する。そして、この演算結果は、第６図
(c) の第２ライン目に示すように（３Ａ＋Ｄ）／４，
（９Ａ＋３Ｂ＋３Ｄ＋Ｅ）／１６，…となり、これらの
補間された１走査線分の画像信号が、第５図のｔ２期間
において、データセレクタ２９から出力される。このこ
とは、第５図(i) において、（３Ｌ２＋Ｌ３）／４とし
て示されている。
以下同様にして、第５図のｔ３期間には、第６図(c) の
第３ライン目に対応する演算（２Ｌ２＋２Ｌ３）／４が
加算器２８−２により行なわれて、その結果がＭ進カウ
ンタ３０のカウント値２に応答してデータセレクタ２９
から出力され、続くｔ４期間には、第６図(c) の第４ラ
イン目に対応する演算（Ｌ２＋３Ｌ３）／４が加算器２
８−３により行なわれて、その結果がＭ進カウンタ３０
のカウント値３に応答してデータセレクタ２９から出力
される。このようにして、第５図のＴ１時間（単位入力
副走査期間、ＣＣＤの単位入力蓄積時間に相当）には、
第６図(c) の第１〜第４ラインが、出力副走査クロック
信号ＣＫosに同期して順次出力される。
第３ライン目に対応する演算（２Ｌ２＋２Ｌ３）／４が
加算器２８−２により行なわれて、その結果がＭ進カウ
ンタ３０のカウント値２に応答してデータセレクタ２９
から出力され、続くｔ４期間には、第６図(c) の第４ラ
イン目に対応する演算（Ｌ２＋３Ｌ３）／４が加算器２
８−３により行なわれて、その結果がＭ進カウンタ３０
のカウント値３に応答してデータセレクタ２９から出力
される。このようにして、第５図のＴ１時間（単位入力
副走査期間、ＣＣＤの単位入力蓄積時間に相当）には、
第６図(c) の第１〜第４ラインが、出力副走査クロック
信号ＣＫosに同期して順次出力される。
次のＴ２期間においては、第５図(n) のメモリ整列信号
の位相が逆転するので、読出しライン２５には、第１ラ
インメモリの画像信号群Ｌ３，すなわちＤ，（３Ｄ＋
Ｅ）／４，…が導出されることになる。そしてＴ２期間
の最初のｔ５期間において、この画像信号は、Ｍ進カウ
ンタ３０のカウント値０に応答して、データセレクタ２
９から出力される。このようにして、第６図(c) の第１
〜第４ラインに続いて、第５ラインが出力される。
の位相が逆転するので、読出しライン２５には、第１ラ
インメモリの画像信号群Ｌ３，すなわちＤ，（３Ｄ＋
Ｅ）／４，…が導出されることになる。そしてＴ２期間
の最初のｔ５期間において、この画像信号は、Ｍ進カウ
ンタ３０のカウント値０に応答して、データセレクタ２
９から出力される。このようにして、第６図(c) の第１
〜第４ラインに続いて、第５ラインが出力される。
なお、このｔ５期間の間に、第２ラインメモリ２０に
は、ＣＣＤ１３からの次の１走査線分の入力画像信号群
Ｌ４が書き込まれる。この画像信号群Ｌ４は、次のｔ６
〜ｔ８期間において読出しライン２６上に読み出され、
そして上述と同様にして各加算器２８による副走査方向
の補間計算が行なわれて、第６図(c) の第６〜第８ライ
ンが順次データセレクタ２９から出力される。
は、ＣＣＤ１３からの次の１走査線分の入力画像信号群
Ｌ４が書き込まれる。この画像信号群Ｌ４は、次のｔ６
〜ｔ８期間において読出しライン２６上に読み出され、
そして上述と同様にして各加算器２８による副走査方向
の補間計算が行なわれて、第６図(c) の第６〜第８ライ
ンが順次データセレクタ２９から出力される。
以上のようにして、第６図(a) の分解能で得られた入力
画像信号を、第６図(b) の分解能で出力する場合の、主
走査方向および副走査方向の画像信号の補間演算が行な
われて、第６図(c) に示す如きの画像信号が得られる。
画像信号を、第６図(b) の分解能で出力する場合の、主
走査方向および副走査方向の画像信号の補間演算が行な
われて、第６図(c) に示す如きの画像信号が得られる。
第７図は、このような補間を行なった場合の、入力画像
信号(a) と出力画像信号(b) の一例を示している。図に
おいて、横軸は主走査方向または副走査方向のピッチを
表わし、縦軸は例えば濃度値を表している。この図では
４倍の補間が行なわれている（すなわち入力分解能と出
力分解能の比が１：４である）が、画質がなめらかにな
って向上していることが明瞭に理解されよう。
信号(a) と出力画像信号(b) の一例を示している。図に
おいて、横軸は主走査方向または副走査方向のピッチを
表わし、縦軸は例えば濃度値を表している。この図では
４倍の補間が行なわれている（すなわち入力分解能と出
力分解能の比が１：４である）が、画質がなめらかにな
って向上していることが明瞭に理解されよう。
第８図は、補間回路の他の実施例を示すブロック図であ
る。この補間回路は、第１図の補間回路と基本的には同
様の機能を果たすが、第１図の補間回路と異なり、先ず
最初に副走査方向の補間を行ない、次いで主走査方向の
補間を行なうように構成されている。すなわち、第１図
の補間回路と第８図の補間回路とでは、補間の順序が異
なるのみであって、それぞれの補間を行なうべき機能部
分の構成および動作は、両補間回路とも同様である。し
たがって以下には、補間の順序のみに焦点を合わせた説
明を行ない、その他の部分の説明については、上述した
第１図の説明をもってこれに代えることにする。
る。この補間回路は、第１図の補間回路と基本的には同
様の機能を果たすが、第１図の補間回路と異なり、先ず
最初に副走査方向の補間を行ない、次いで主走査方向の
補間を行なうように構成されている。すなわち、第１図
の補間回路と第８図の補間回路とでは、補間の順序が異
なるのみであって、それぞれの補間を行なうべき機能部
分の構成および動作は、両補間回路とも同様である。し
たがって以下には、補間の順序のみに焦点を合わせた説
明を行ない、その他の部分の説明については、上述した
第１図の説明をもってこれに代えることにする。
第８図の補間回路において、第１および第２ラインメモ
リ１９′，２０′は、Ａ／Ｄ変換器１４からの入力画像
信号を、それぞれ１走査線分ずつ、交互に記憶する。例
えば、いま、第１ラインメモリ１９′には第６図(a) の
第１ライン目Ａ，Ｂ，Ｃ，…が書き込まれ、第２ライン
メモリ２０′には、同じく第２ライン目Ｄ，Ｅ，Ｆ，…
が書き込まれているものとする。このとき、加算器２８
によって副走査方向の補間演算が行なわれて、データセ
レクタ２９の出力端子からは、第６図(c) の第１ライン
ないし第４ラインの一部に示した、Ａ，Ｂ，…、（３Ａ
＋Ｄ）／４，（３Ｂ＋Ｅ）／４，…、（２Ａ＋２Ｄ）／
４，（２Ｂ＋２Ｅ）／４，…、および（Ａ＋３Ｄ）／
４，（Ｂ＋３Ｅ）／４，…が、１走査線分ずつ順次出力
される。
リ１９′，２０′は、Ａ／Ｄ変換器１４からの入力画像
信号を、それぞれ１走査線分ずつ、交互に記憶する。例
えば、いま、第１ラインメモリ１９′には第６図(a) の
第１ライン目Ａ，Ｂ，Ｃ，…が書き込まれ、第２ライン
メモリ２０′には、同じく第２ライン目Ｄ，Ｅ，Ｆ，…
が書き込まれているものとする。このとき、加算器２８
によって副走査方向の補間演算が行なわれて、データセ
レクタ２９の出力端子からは、第６図(c) の第１ライン
ないし第４ラインの一部に示した、Ａ，Ｂ，…、（３Ａ
＋Ｄ）／４，（３Ｂ＋Ｅ）／４，…、（２Ａ＋２Ｄ）／
４，（２Ｂ＋２Ｅ）／４，…、および（Ａ＋３Ｄ）／
４，（Ｂ＋３Ｅ）／４，…が、１走査線分ずつ順次出力
される。
次に、２段のシフトレジスタ１５は、上述のようにして
順次出力される１走査線分の画像信号のうち、２つずつ
を順次一時的に記憶する。例えば、いま、上記のＡおよ
びＢが記憶されているとすると、加算器１６によって主
走査方向の補間演算が行なわれて、データセレクタ１７
の出力端子からは、Ａ，（３Ａ＋Ｂ）／４，（２Ａ＋２
Ｂ）／４，および（Ａ＋３Ｂ）／４が順次出力される。
そして次に、ＢおよびＣがシフトレジスタ１５に記憶さ
れて、第１ライン目の続きのＢ，（３Ｂ＋Ｃ）／４，
（２Ｂ＋２Ｃ）／４，（Ｂ＋３Ｃ）／４が、順次シフト
レジスタ１５から出力される。このようにして、副走査
方向の補間に続いて、主走査方向の補間が行なわれて、
第１図の補間回路によるのと同様の画像信号が出力され
る。
順次出力される１走査線分の画像信号のうち、２つずつ
を順次一時的に記憶する。例えば、いま、上記のＡおよ
びＢが記憶されているとすると、加算器１６によって主
走査方向の補間演算が行なわれて、データセレクタ１７
の出力端子からは、Ａ，（３Ａ＋Ｂ）／４，（２Ａ＋２
Ｂ）／４，および（Ａ＋３Ｂ）／４が順次出力される。
そして次に、ＢおよびＣがシフトレジスタ１５に記憶さ
れて、第１ライン目の続きのＢ，（３Ｂ＋Ｃ）／４，
（２Ｂ＋２Ｃ）／４，（Ｂ＋３Ｃ）／４が、順次シフト
レジスタ１５から出力される。このようにして、副走査
方向の補間に続いて、主走査方向の補間が行なわれて、
第１図の補間回路によるのと同様の画像信号が出力され
る。
ところで、第１図の補間回路においては、第１および第
２ラインメモリ１９，２０には、主走査方向に補間した
後の画像信号を１走査線分記憶できるだけの容量が必要
であった。ところが、第８図の補間回路では、第１およ
び第２ラインメモリ１９′，２０′には、補間前の画像
信号を１走査線分記憶できればよいため、記憶容量がそ
れだけ少なくてすみ、経済的であるという利点がある。
２ラインメモリ１９，２０には、主走査方向に補間した
後の画像信号を１走査線分記憶できるだけの容量が必要
であった。ところが、第８図の補間回路では、第１およ
び第２ラインメモリ１９′，２０′には、補間前の画像
信号を１走査線分記憶できればよいため、記憶容量がそ
れだけ少なくてすみ、経済的であるという利点がある。
なお、上述の実施例においては、主走査方向と副走査方
向の入・出力分解能の比が等しい場合（Ｍ＝Ｎ＝４の場
合）について説明したが、これらの比は異なっていても
よい。
向の入・出力分解能の比が等しい場合（Ｍ＝Ｎ＝４の場
合）について説明したが、これらの比は異なっていても
よい。
また、上述の実施例ではＣＣＤを１個だけ使用する場合
について説明したが、ＣＣＤを複数個使用する場合であ
っても、その入力解像度をさらに高めるために、本発明
の方法を適用し得ることはいうまでもない。また、本発
明の方法は、線画原稿の処理にも勿論適用することがで
き、その場合には、まず入力画像信号を本発明の方法を
用いて連続調で処理し、その後２値化処理を行なえばよ
い。
について説明したが、ＣＣＤを複数個使用する場合であ
っても、その入力解像度をさらに高めるために、本発明
の方法を適用し得ることはいうまでもない。また、本発
明の方法は、線画原稿の処理にも勿論適用することがで
き、その場合には、まず入力画像信号を本発明の方法を
用いて連続調で処理し、その後２値化処理を行なえばよ
い。
最後に、入力分解能を出力分解能の１／４とした場合の
具体的な設計の一例を、以下に示しておく。
具体的な設計の一例を、以下に示しておく。
１．入力主走査分解能 約１４．８line／mm ２．入力副走査分解能 約１４．８line／mm ３．ＣＣＤ蓄積時間 ２０ｍｓ ４．ＣＣＤ素子数 有効数４３８４素子（５０００素子
のもの１個使用） ５．ＣＣＤ転送クロック周波数 約８８０ＫＨｚ ６．出力主走査分解能 約５９．１line／mm ７．出力副走査分解能 約５９．１line／mm ８．１走査線記録時間 ５ｍｓ ９．Ａ４判１枚処理時間 約１min （62sec） 上記ＣＣＤ転送クロック周波数８８０ＫＨｚのときの所
要Ａ／Ｄ変換速度は約１．１３μｓ以下であるので、市
販のＣＣＤ（５０００素子）１個と、Ａ／Ｄ変換器（１
２ビット，変換速度１μｓ程度）１個を用いて、製版用
画像走査記録装置を製作することが可能となる。
のもの１個使用） ５．ＣＣＤ転送クロック周波数 約８８０ＫＨｚ ６．出力主走査分解能 約５９．１line／mm ７．出力副走査分解能 約５９．１line／mm ８．１走査線記録時間 ５ｍｓ ９．Ａ４判１枚処理時間 約１min （62sec） 上記ＣＣＤ転送クロック周波数８８０ＫＨｚのときの所
要Ａ／Ｄ変換速度は約１．１３μｓ以下であるので、市
販のＣＣＤ（５０００素子）１個と、Ａ／Ｄ変換器（１
２ビット，変換速度１μｓ程度）１個を用いて、製版用
画像走査記録装置を製作することが可能となる。
なお、ＣＣＤ蓄積時間２０ｍｓ（第５図のＴ１，Ｔ２，
…に対応）でＣＣＤ素子数４３８４素子であれば、ＣＣ
Ｄ転送クロック周波数は約２２０ＫＨｚ程度であれば蓄
積時間内のデータ読出しが可能であるが、実施例では、
第５図(b) に示すように、蓄積時間の１／４で１走査線
分のデータを読み出すようにしているため、約８８０Ｋ
ＨｚのＣＣＤ転送クロック周波数が必要となる。蓄積時
間と読出し時間とを一致させて、より遅い転送クロック
周波数を利用したい場合には、１走査線分の画像信号を
記憶するラインメモリを１個余分に設けて、これらを循
環して、順次に１走査線ずつの入力画像信号を記憶して
いけばよい。このようにすれば、ある１走査線分の画像
信号が入力されている間に、先に入力された２走査線分
の画像信号に基づいて、副走査方向の補間を行なうこと
が可能となる。
…に対応）でＣＣＤ素子数４３８４素子であれば、ＣＣ
Ｄ転送クロック周波数は約２２０ＫＨｚ程度であれば蓄
積時間内のデータ読出しが可能であるが、実施例では、
第５図(b) に示すように、蓄積時間の１／４で１走査線
分のデータを読み出すようにしているため、約８８０Ｋ
ＨｚのＣＣＤ転送クロック周波数が必要となる。蓄積時
間と読出し時間とを一致させて、より遅い転送クロック
周波数を利用したい場合には、１走査線分の画像信号を
記憶するラインメモリを１個余分に設けて、これらを循
環して、順次に１走査線ずつの入力画像信号を記憶して
いけばよい。このようにすれば、ある１走査線分の画像
信号が入力されている間に、先に入力された２走査線分
の画像信号に基づいて、副走査方向の補間を行なうこと
が可能となる。
（発明の効果） 以上のように、本発明によれば、１次元光電変換素子ア
レイから得られた入力画像信号に補間処理を加えること
により、１次元光電変換素子アレイの入力分解能より高
い出力分解能を得るように構成したので、 まず、第１に、市販の素子数の少ないＣＣＤおよび変換
速度の比較的遅い１２ビット程度Ａ／Ｄ変換器を用い
て、製版用の高解像度の画像を記録することが可能とな
る。
レイから得られた入力画像信号に補間処理を加えること
により、１次元光電変換素子アレイの入力分解能より高
い出力分解能を得るように構成したので、 まず、第１に、市販の素子数の少ないＣＣＤおよび変換
速度の比較的遅い１２ビット程度Ａ／Ｄ変換器を用い
て、製版用の高解像度の画像を記録することが可能とな
る。
第２に、製版用の高解像度の画像走査記録装置を、構成
部品点数を少なく安価に形成することができる。
部品点数を少なく安価に形成することができる。
第３に、製版用としては素子数の少ない市販のＣＣＤを
複数本つなぎ合わせて使用すると、ＣＣＤ相互間の位置
の調整や光学系の調整が困難であるが、この調整作業を
全く省略できるか、または少なくすることができる。
複数本つなぎ合わせて使用すると、ＣＣＤ相互間の位置
の調整や光学系の調整が困難であるが、この調整作業を
全く省略できるか、または少なくすることができる。
第４に、入力分解能の粗い画像信号を補間するため、画
質がなめらかになる。すなわち、ある階調を有する画素
がいくつか連続した後に、突然別の階調を有する画素に
移ってしまい、再生画像中の階調変化が急激となってし
まうような事態を有効に防止することができる。
質がなめらかになる。すなわち、ある階調を有する画素
がいくつか連続した後に、突然別の階調を有する画素に
移ってしまい、再生画像中の階調変化が急激となってし
まうような事態を有効に防止することができる。
また、当該補間処理の方法は、主走査方向に行なう第１
補間処理と副走査方向に行なう第２補間処理とを明確に
区別し、どちらか一方の方向の補間処理を優先的に行な
った後に、他方の方向における補間処理を行なうように
したので、補間回路は主走査方向、および副走査方向の
それぞれ１次元の補間に必要な簡易な回路により２次元
における多数の補間処理を可能ならしめる。
補間処理と副走査方向に行なう第２補間処理とを明確に
区別し、どちらか一方の方向の補間処理を優先的に行な
った後に、他方の方向における補間処理を行なうように
したので、補間回路は主走査方向、および副走査方向の
それぞれ１次元の補間に必要な簡易な回路により２次元
における多数の補間処理を可能ならしめる。
さらに、第２補間処理は、２つのライン記憶手段にそれ
ぞれ１走査線分の画像信号群を記憶させ、一方のライン
記憶手段に記憶されている第１の画像信号群を出力して
いる間に、他方のライン記憶手段に第２の画像信号を記
憶し、第１および第２ライン記憶手段に記憶された第１
および第２画像信号群を出力して前記出力分解能に対応
する走査線分の補間画像信号群求めた後、第２画像信号
群を前記第１画像信号群に切り替えるので、２つのライ
ン記憶手段のみで連続的に副走査方向の補間処理するこ
とができる。
ぞれ１走査線分の画像信号群を記憶させ、一方のライン
記憶手段に記憶されている第１の画像信号群を出力して
いる間に、他方のライン記憶手段に第２の画像信号を記
憶し、第１および第２ライン記憶手段に記憶された第１
および第２画像信号群を出力して前記出力分解能に対応
する走査線分の補間画像信号群求めた後、第２画像信号
群を前記第１画像信号群に切り替えるので、２つのライ
ン記憶手段のみで連続的に副走査方向の補間処理するこ
とができる。
これらにより、補間処理のための回路を簡易にすること
ができる。
ができる。
第１図は補間回路の一実施例を示すブロック図、第２図
はこの発明が適用される製版用スキャナの一例を示すブ
ロック図、第３図および第４図は画像入力光学系を示す
概念図、第５図は第１図の補間回路の動作を示すタイミ
ングチャート、第６図は入出力画像信号の模式図、第７
図は補間を行なう前後の画像信号の一例を示す図、第８
図は補間回路の他の実施例を示すブロック図である。 １３……ＣＣＤラインセンサ １４……Ａ／Ｄ変換器 １５……シフトレジスタ １６，２８……加算器 １７，２９……データセレクタ １８……Ｎ進カウンタ １９，１９′，２０，２０′……ラインメモリ ２１〜２４……トライステートバッファアンプ ２７……メモリコントロール ３０……Ｍ進カウンタ
はこの発明が適用される製版用スキャナの一例を示すブ
ロック図、第３図および第４図は画像入力光学系を示す
概念図、第５図は第１図の補間回路の動作を示すタイミ
ングチャート、第６図は入出力画像信号の模式図、第７
図は補間を行なう前後の画像信号の一例を示す図、第８
図は補間回路の他の実施例を示すブロック図である。 １３……ＣＣＤラインセンサ １４……Ａ／Ｄ変換器 １５……シフトレジスタ １６，２８……加算器 １７，２９……データセレクタ １８……Ｎ進カウンタ １９，１９′，２０，２０′……ラインメモリ ２１〜２４……トライステートバッファアンプ ２７……メモリコントロール ３０……Ｍ進カウンタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−84358（ＪＰ，Ａ) 特開 昭59−35270（ＪＰ，Ａ) 特開 昭60−47566（ＪＰ，Ａ)
Claims (2)
- 【請求項１】１次元光電変換素子アレイにより原画を主
走査方向と副走査方向に所定の入力分解能で光電走査し
て得られる入力画像信号をＡ／Ｄ変換し、その入力画像
信号に補間処理を行なうことにより、前記入力分解能よ
りも高い出力分解能を得る画像信号の処理方法におい
て、 前記補間処理は、 (a) 主走査方向に隣接する２画素分の画像信号を順次記
憶し、それらの画像信号を前記出力分解能に基づいて主
走査方向に補間する第１補間処理と、 (b) 副走査方向に隣接する第１画像信号群と第２画像信
号群とを１走査線分ごとに順次第１および第２ライン記
憶手段に記憶し、それらの画像信号群を前記出力分解能
に基づいて副走査方向に補間する処理であって、 (b-1) 一方のライン記憶手段に記憶された前記第１画像
信号群を出力し、それに同期して前記第２画像信号群を
他方のライン記憶手段に記憶するステップと、 (b-2) 前記第１および第２ライン記憶手段に記憶された
前記第１および第２画像信号群を出力し、前記出力分解
能に対応する走査線分の補間画像信号群を求め、各補間
画像信号群を順次出力するステップと、 (b-3) 前記第２画像信号群を前記第１画像信号群に切り
替えるステップと、を含む第２補間処理と、を有し、 前記第１および第２補間処理のうちいずれか一方の補間
処理を実行し、その補間処理によって得られた画像信号
について、他方の補間処理を実行することを特徴とする
画像信号の処理方法。 - 【請求項２】原画を主走査方向と副走査方向とに所定の
入力分解能で光電走査する１次元光電変換素子アレイ
と、前記１次元光電変換素子アレイからの入力画像信号
をディジタル信号に変換するＡ／Ｄ変換器と、そのディ
ジタル信号を主走査および副走査方向に対して補間する
補間手段を有し、前記入力分解能よりも高い出力分解能
を得る画像信号の処理装置において、 前記補間手段は、 (a-1) 主走査方向に隣接する２画素分の画像信号を順次
記憶する記憶手段と、 (a-2) この記憶手段に記憶された画像信号を、前記出力
分解能に基づいて、主走査方向に補間する画像信号を演
算する第１演算手段と、 を具備する第１補間手段と、 (b-1) 副走査方向に隣接する第１画像信号群と第２画像
信号群とを、１走査線分ごとに記憶する第１および第２
ライン記憶手段と、 (b-2) 一方のライン記憶手段に記憶された前記第１画像
信号群を出力し、それに同期して前記第２画像信号群を
他方のライン記憶手段に記憶する制御手段と、 (b-3) 前記第１および第２ライン記憶手段に記憶された
前記第１および第２画像信号群に基づいて、前記出力分
解能に対応する走査線分の補間画像信号群を演算し、各
補間画像信号群を順次出力する第２演算手段と、 (b-4) 前記補間画像信号群を出力した後、前記第２画像
信号群を前記第１画像信号群に切り替える切り替え手段
と、 を具備する第２補間手段と、を有し、 前記第１および第２補間手段のうちいずれか一方の補間
手段による処理を実行し、その補間処理によって得られ
た画像信号について、他方の補間手段による処理を実行
することを特徴とする画像信号の処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067867A JPH0618433B2 (ja) | 1985-03-30 | 1985-03-30 | 画像信号の処理方法および装置 |
| US06/841,466 US4712141A (en) | 1985-03-30 | 1986-03-20 | Method and apparatus for interpolating image signals |
| EP89120809A EP0359292B1 (en) | 1985-03-30 | 1986-03-21 | Apparatus for interpolating image signals |
| DE8686103910T DE3678322D1 (de) | 1985-03-30 | 1986-03-21 | Verfahren und geraet zur interpolation von bildsignalen. |
| EP86103910A EP0198269B1 (en) | 1985-03-30 | 1986-03-21 | Method and apparatus for interpolating image signals |
| DE3650382T DE3650382T2 (de) | 1985-03-30 | 1986-03-21 | Gerät zur Interpolation von Bildsignalen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067867A JPH0618433B2 (ja) | 1985-03-30 | 1985-03-30 | 画像信号の処理方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61227480A JPS61227480A (ja) | 1986-10-09 |
| JPH0618433B2 true JPH0618433B2 (ja) | 1994-03-09 |
Family
ID=13357302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60067867A Expired - Lifetime JPH0618433B2 (ja) | 1985-03-30 | 1985-03-30 | 画像信号の処理方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618433B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11252366B2 (en) * | 2019-11-19 | 2022-02-15 | Waymo Llc | Sensor read out mode for high resolution and low light imaging in-sync with LIDAR timing |
-
1985
- 1985-03-30 JP JP60067867A patent/JPH0618433B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61227480A (ja) | 1986-10-09 |
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