JPH03207124A - ２進信号をこれに比例する直流信号に変換する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、量子化剰余を無視して、入力量の制限された
分解能に相応する量子化値によりパルス幅変調されてい
る第１の周期的パルス列を供給する、制限された分解能
のデジタルパルス幅変調器と、パルス幅変調されたパル
スの直流信号平均値を形成する平均化回路とを備えてい
る、電気入力信号に比例する電気直流信号への電気入力
信号の変換装置に関する。

従来の技術 この形式の装置においては、電気的入力信号に比例する
電気的直流信号への電気的入力信号の変換精度は、デジ
タルパルス幅変調の分解能例えば市販の８ｂｉｔパルス
幅変調器を使用すると、入力量の値領域全体は２８＝２
５６個の量子化値にしか変換されず、これに相応して直
流信号は、これに比例する２５６の値のうちのそれぞＦ
′Ｌ１つの値しかとることができない。零とは異なる量
子化剰余に相応する入力量の中間値は、直流信号におけ
るこの中間値に最も近くかつこの中間値より低い値によ
り表される。これにより得られる変換精度は多数の用途
に不十分である。

発明が解決しようとする課題 本発明の課題は、制限されｔ；分解能のデジタルパルス
幅変調による変換原理を維持して、しかも高い精度の冒
頭に記載の形式の装置を提供することにある。

課題を解決するための手段 上記課題は本発明により、制限された分解能に相応する
量子化値と、前もって決められている係数と乗算された
量子化値との和によりパルス幅変調された第２の周期的
パルス列を供給する制限された分解能を有するパルス幅
変調器と、接続パルスの全数に対する第２のパルス列に
おける接続パルスの数の比が、前もって決められている
係数の逆数に等しいように前記２つのパルス列を交互に
平均化回路に接続する切換え装置とを備えることにより
解決される。

発明の効果 本発明により得られる精度の上昇は、第ｌのパルス幅変
調において考慮されなかった量子化剰余を、前もって決
められている係数との乗算により、制限された分解能に
よりパルス幅変調のために検出することができる値にし
、次いでこの高められた値の平均値をパルス選択により
、係数に相応する数のパルス周期に分配し、このように
して各パルス周期に、実際の量子化剰余に相応する戊分
を割当てることにより得られる。精度上昇は、乗算され
た量子剰余を表す分解能に相応する。例えば量子剰余が
３　ｂｉｔの分解能により表される場合には２３−８だ
け精度が高まり、２つの８　ｂｉｔパルス幅変調器によ
り得られる変換は、ｌｌｂｉｔパルス幅変調器により得
られる変換と等価である。

実施例 第ｌ図は、入力量Ｅに比例する直流信号により形威され
ているアナログ出力信号Ａに入力量Ｅを変換する、本発
明で使用される原理を略示している。本明細書では“′
直流信号″とは直流電流又は直流電圧のことである。入
力量Ｅは変調信号としてパルス幅変調器１０に供給され
、パルス幅変調器１０は出力側からパルス列■を送出シ
、パルス列■のパルスは一定の周期で順次に続き、入力
量Ｅの値に比例する持続時間即ち幅を有する。従ってパ
ルスの衝撃係数即ちパルス幅対周期持続時間の比も入力
量Ｅの値に比例する。パルス列■の繰返し周波数は例え
ば、クロ７ク信号発生器ｌ２から供給されるクロツク信
号により決まる。パルス幅変調されたパルス列■は平均
化回路１４に供給され、平均化回路ｌ４は出力側から、
直流信号平均値、即ちパルス幅変調されたパルスの直流
電流平均値又は直流電圧平均値に相応する信号を送出す
る。平均化回路ｌ４は例えば低域フィルタにより構或す
ることもできる。平均化回路ｌ４から得られる直流信号
平均値は、パルス幅変調されたパルス列Ｉの衝撃係数に
比例し、この衝撃係数は入力量Ｅの値に比例するので直
流信号も入力量の値に比例する。従って直流信号平均値
は所望の出力信号Ａである。

入力量Ｅが、これに比例する直流信号Ａに変換される際
の変換の精度はパルス幅変調器１０の分解能に依存する
。このために例えば８ｂｉｔの比較的低い分解能を有す
る市販のデジタルパルス幅変調器を使用すると、パルス
幅変調されたパルス列Ｉのパルス幅はパルス周期全域に
わたり２ｇ＝２５６段でしか変化することができず、従
って直流信号平均値は２５６の異なる値しかとることが
できない。

入力信号Ｅの中間値は、出力信号Ａにおけるそれぞれ次
に低い段により表される。これにより得られる変換精度
は多数の用途において不十分である。

第２図は、制限される分解能により行われるパルス幅変
調の原理を保持しながら大幅に高い分解能で変換を行う
変換回路である。

第２図では、入力量Ｅがアナログ量と仮定されている。

アナログ量Ｅは、ｌｌｂｉｔの比較的高い分解能を有す
るアナログ／デジタル変換器２０に供給される。アナロ
グ／デジタル変換器２０はアナログ量Ｅの値領域全体を
２１１＝２０４８の値に変換することができ、これらの
値はそれぞれアナログ量Ｅにおける１つの量子化段に相
応する。アナログ／デジタル変換器２０は１ｌの出力側
に、アナログ量の量子化されｔ；値を２進数として表す
ｌ１桁の２進符号群を送出する。図中、アナログ／デジ
タル変換器２０の最下位の出力側は、２進数の最下位の
桁に割当てられ、最上位の出力側は最上位の桁に割当て
られている。

上位８桁の８つの出力側は８段レジスタ２２の入力側と
接統されており、従ってレジスタ２２には、アナログ／
デジタル変換器２ｏから供給される２進符号群の上位８
つの桁の２進符号から或る２進符号群が入力される。レ
ジスタ２２Ｉこ供給される２進符号群は８桁の２進値を
形戒し、その数値は、アナログ／デジタル変換器２０か
ら供給される１１桁の２進数を２３＝８により除算して
剰余を無視して得られる数値である。例えば、アナログ
／デジタル変換器２ｏから供給される１ｌ桁の２進数が
１０進数値７ｌ７を有するとすると、レジスタ２２にあ
る８桁の２進数の２進数値は、除算 ７　１　７　：　８＝８９．６２５ の商の整数部分、即ち剰余０．６２５を無視して得られ
る１０進数数値８９に相応する。これは、相応する２進
数に関する次の関係 Ａ／Ｄ変換器２０：０１０１１００１１０１＝７１７ レジスタ２２：　　　０１０１１００１＝８９ から直接に得られる。考慮されなかった剰余はレジスタ
２２に接統されていない、アナログ／デジタル変換器２
０における下位３桁に対応する出力側から取出される２
進符号から得られる。

従ってレジスタ２２にはアナログ量の値領域全体を２８
＝２５６のデジタル値でしか表すことができず、これら
のデジタル値はそれぞれ、８　ｂｉｔの制限されている
分解能を有する１つの量子化値に相応し、その都度にレ
ジスタ２２にあるデジタル値は、量子化剰余を無視する
とこれらの２５６の量子化値のうちのｌつに相応する。

レジスタ２２の出力側はデジタルパルス幅変調器２４の
変調信号入力側と接統されており、デジタルパルス幅変
調器２４はレジスタ２２と同様に８　ｂｉｔの分解能を
有する。パルス幅変調器２４はｘｉ図のパルス幅変調器
１０に相応し、出力側から、パルス変調されたパルス列
Ｉ１を送出し、パルス列■１のパルス周期は、クロック
信号発生器２６から供給されるクロック信号により決ま
り、パルス列ＩＩのパルスは、レジスタ２２のデジタル
値に比例する幅を有する。パルス幅変調器２４の出力側
はゲート回路２８の信号入力側と接続されており、ゲー
ト回路２８の制御入力側は、クロック信号発生器２６に
より同期される制御回路３０の出力側と接続されており
、従ってゲート回路２８は、制御回路３０から供給され
る制御信号Ｓにより開かれる又は閉じられる。ゲート回
路２８の出力側はＯＲ回路３２を介して平均化回路３４
と接続されており、平均化回路３４は第１図の平均化回
路１４に相応し、例えば低域フィルタにより構戒するこ
とができる。従って、ゲート回路２８が制御回路３０に
より開かれると、パルス幅変調されたパルス列■１が平
均化回路３４に伝送される。このようにして、第２図の
回路におけるこれまでに説明した回路部分は、第ｌ図の
前述の回路と同様の方法で動作する。

第２図の回路における残りの回路部分は、アナログ入力
量Ｅが、出力側から送出される直流信号Ａに変換される
際の変換精度を高めるのに用いられる。このために第２
の８段レジスタ３６が設けられており、レジスタ３６に
おける下位３桁に対応する入力側は、アナログ／デジタ
ル変換器２０の出力側と接続され、これに対してレジス
タ３６における残りの入力側は接続されていない。従っ
てレジスタ３６には８桁の２進数が存在し、この２進数
の最初の５桁は値“０″を有し、最後の３桁は、アナロ
グ／デジタル変換器２０から出力される１ｌ桁の２進数
の最後の３桁の２進数が位置する。

レジスタ３６の出力側は、加算器３８における対応する
ｌ群の入力側と接続され、加算器３８の第２の１群の入
力側はレジスタ２２の出力側と接続されている。加算器
３８は、レジスタ２２と３６に存在する２つの８桁の２
進数の和を形或し、この和に相応する８桁の２進数をそ
の出力側から送出する。

加算器３８の出力側はデジタルパルス幅変調器４０の変
調信号入力側と接統され、パルス輻変調器４０は、パル
ス幅変調器２４と同一の形式である、即ち８　ｂｉｔの
同一に制限された分解能を有する。パルス幅変調器４０
は同様に、クロック信号発生器２６から供給されるクロ
ック信号を受取り、出力側から、パルス変調されたパル
ス列Ｉ２を送出し、パルス列Ｉ２のパルスは、クロック
信号発生器２６により決まる、パルス列Ｉ１のパルスと
同一の一定の周期を有し、パルス列Ｉ２の幅は、加算器
３８から送出される２進数の値に比例する。パルス幅変
調器４０の出力側はゲート回路４２の信号入力側と接続
され、ゲート回路４２はその制御入力側を介して、制御
回路３０から供給される制御信号Ｓをインバータ４４を
介して受取り、従ってゲート回路４２はゲート回路２８
とは逆に開かれかつ逆に閉じられる。ゲート回路２８の
出力側はＯＲ回路３２を介して平均化回路３４と接続さ
れている。

加算器３８における加算の際に、レジスタ３６に存在す
る２進数の最後の３桁の２進符号が加算される。従って
、前述の数値例においては加算は次のように行われる。

レジスタ２’２：０１０１１００１−８９レジスタ３６
：０００００１０１＝　　５加算器　３８：０１０１１
１１０＝９４従って、レジスタ３６に存在する２進数の
最後の３桁は加算のために３桁だけ、より高い桁値の方
向にシフトされ、これは係数２３＝８との乗算に相応す
る。これらの３桁は、パルス幅変調器２４におけるパル
ス幅変調において考慮されなかった除算剰余値に相応す
る。上記の数値例においては、除算剰余値は１０進値０
．６２５を有する。この剰余値は加算の際にＩＯ進値０
．６２５・８−５となる。

アナログ入力量Ｅの値を基準として、レジスタ２２にあ
る２進数は、前に説明したように８ｂｉｔに制限された
分解能を有する入力量Ｅの量子化値に相応する。但し量
子化剰余は考慮されない。量子化剰余は、入力量Ｅの値
が偶然に量子化値に正確に相応する場合にのみ零である
。

量子化剰余が零ではない場合には、パルス幅変調サレた
パルス列ＩＩのパルス幅は、量子化剰余に比例する値だ
け、入力量Ｅの正確な値に相応するパルス幅より小さい
。

これに対して、加算器３８から送出される２進数は、パ
ルス幡変調器２４で考慮された量子化値と、係数８と乗
算された量子化剰余との和に相応する。但しこの和も８
　ｂｉｔの分解能で表されている。従って、量子化剰余
が零でない場合ニハ、パルス変調されたパルス列■２の
パルス幅は、入力量Ｅの正確な値に相応するパルス幅よ
り、量子化剰余の７倍だけ大きい。

動作をより良く理解するために第３図のそれぞれの線図
にパルス列■１及びＩ２が示されている。第３図に示さ
れているその他の線図は、制御回路３０から供給される
制御信号Ｓの時間変化と，ＯＲ回路３２の出力側から得
られる統合パルス列ｌ。とをそれぞれ示す。

制御信号Ｓが高い信号レベルを有する場合にはゲート回
路２８は開かれており、ゲート回路４２は閉じられてい
る。制御信号Ｓが低い信号レベルを有する場合１こはゲ
ート回路４２は開かれており、ゲート回路２８は閉じら
れている。

制御回路３０は、制御信号Ｓがその都度に、パルス列Ｉ
１及び■２における７つの順次に続くパルス周期に対し
て高い信号レベルを有し、次いで１つのパルス周期に対
して低い信号レベルを有するように構或されている。従
って、平均化回路３４に伝送された統合パルス列Ｉ。は
その都度の８つの順次に続くパルスにおいてパルス列【
１の７つのパルスと、パルス列１　２の１つのパルスを
有する。

パルス列Ｉ２のパルスのパルスＩＪｉ　Ｄ　２は、パル
ス列Ｉ１のパルス幅Ｄ１と、８倍の量子化剰余に相応す
る輻Ｄａｍとの和に等しい、即ち、Ｄ２　＝　Ｄ　１　
＋Ｄ８Ｒ であるので、統合パルス■６の８つの順次に続くパルス
は統合幅 ７・Ｄ１　＋Ｄ２　＝８・Ｄ１＋Ｄ８ｌｌを有する。こ
れは平均パルス幅ＤＭ＝ ＤＭ＝（８　　・　Ｄ　Ｉ＋　Ｄ　８１）／　８　＝　
Ｄ　Ｉ＋　Ｄ　８ア／８に相応する。平均化回路３４に
より形成される直流信号平均値はこの平均パルス幅ＤＭ
に比例する。

項Ｄ　８Ｒ／　８は、パルス幅における、単一の量子化
剰余に比例する戊分に相応する。従って平均パルス幅は
、量子化値に比例する成分と、量子化剰余に比例する戊
分とから成る。従って平均パルス幅は、量子化剰余の考
慮に相応するより高い精度を有する入力量Ｅの値に比例
する。

選択された例においては３　ｂｉｔの分解能を有する量
子化剰余が考慮されるので、精度が係数２３−８だけ高
まる。この高められた精度は、平均化回路３４により形
戒される直流平均値の中に残る。

従って、精度を高める前述の手段は通常の場合には、第
１のパルス列の変調に使用される量子値と、係数ｎを乗
算した量子化剰余との和が使用され、平均化に使用され
たパルス列は、それぞれｎ個の順次に続くパルスが、第
２のパルス列における１つのパルスと、第１のパルス列
における（ｎ−１）個のパルスとを有することから戒る
。このようにして、第２のパルス列のパルスの中に付加
的に含まれる量子化剰余のｎ重の平均値はｎ個のパルス
周期に分配される。

総合して、平均のために使用された統合パルス列におい
て、パルスの全数に対する第２のパルス列の数の比は、
量子化剰余の乗算係数の逆数に比例しなければならない
。

前述の手段により、８ｂｉｔ回路の使用に制限される僅
かな付加的な回路コストでもって、８ｂｉｔ分解能に相
応する精度を越えて、入力量に比例する直流信号へのこ
の入力量の変換精度を著しく高めることができる。前述
の解決方法は２つの８　ｂｉｔ幅変調器を有する集積回
路が市販されているので特に有利である。従って、第２
の設けられているパルス変調器を精度上昇に利用するこ
とができる。

前述の説明において例として仮定されたように入力量が
アナログ信号である場合に本発明が４ 制限されるのではないのは勿論である。任意の電気信号
により、例えはデジタル信号、周波数等により入力量を
表すことかできる。例えは入力量は、並列の２進符号群
により表すことができる場合には第２図のアナログ／デ
ジタル変換器２０は、符号群が記憶されているレジスタ
により置換することができるか、又は符号群が伝送され
る並列の伝送線をレジスタ２２及び３６の入力側と直接
に接続することができる。いずれの場合にせよ必要であ
る回路変更は当業者には自明である。

【図面の簡単な説明】 第１図はデジタルパルス幅変調により入力信号に比例す
る直流信号へこの入力信号を変換する本発明に使用され
る変換方法の原理を示すブロック回路図、第２図は本発
明の装置の１つの実施例のブロック回路図、第３図は第
２図の装置において発生する信号の線図である。 ＩＯ・・・パルス幅変調器、ｌ２・・・クロック信号発
生器、ｌ４・・・平均化回路、Ｅ・・・入力量、■・・
・パルス列、Ａ・・・アナログ出力信号、２０・・・ア
ナログ／デジタル変換器、２２・・・レジスタ、２４・
・パルス幅変調器、２６・・・クロノク信号発生器２８
・・・ゲート回路、３２・・・ＯＲ回路、３４・・・平
均化回路、３６・・・レジスタ、３８・・・加算器、４
０・・・パルス幅変調器、４２・・・ゲート回路、４４
　・インバータ、Ｉｔ，１２・・・パルス列，ｒｃ・・
・統合パルス、Ｓ・・・制御信号。

Claims (1)

1. 【特許請求の範囲】 　量子化剰余を無視して、制限された分解能に相応する
   入力量の量子化値によりパルス幅変調されている第１の
   周期的パルス列を供給する、制限された分解能のデジタ
   ルパルス幅変調器と、パルス幅変調されたパルス列の直
   流信号平均値を形成する平均化回路とを備えている、電
   気入力信号に比例する電気直流信号への電気入力信号の
   変換装置において、 制限された分解能に相応する量子化値と、前もって決め
   られている係数と乗算された量子化値との和によりパル
   ス幅変調された第２の周期的パルス列を供給する制限さ
   れた分解能を有する第２のパルス幅変調器と、接続パル
   スの全数に対する第２のパルス列における接続パルスの
   数の比が、前もって決められている係数の逆数に等しい
   ように前記２つのパルス列を交互に平均化回路に接続す
   る切換え装置とを備えることを特徴とする電気入力信号
   に比例する電気直流信号への電気入力信号の変換装置。