JPS61228672A - 絶縁ゲ−ト型不揮発性半導体メモリ及びその製造方法 - Google Patents
絶縁ゲ−ト型不揮発性半導体メモリ及びその製造方法Info
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- JPS61228672A JPS61228672A JP60069322A JP6932285A JPS61228672A JP S61228672 A JPS61228672 A JP S61228672A JP 60069322 A JP60069322 A JP 60069322A JP 6932285 A JP6932285 A JP 6932285A JP S61228672 A JPS61228672 A JP S61228672A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮遊ゲートを有する絶縁ゲート型不揮発性半導
体メモリ及びその製造方法に関するものである。
体メモリ及びその製造方法に関するものである。
近年、浮遊ゲート電極を有する絶縁ゲート型半導体不揮
発性半導体メモリは、その製造方法の容易さ及び保持特
性の良好さなどの利点の九めに広く普及している。その
中でも最近は高集積度の電気的消去及び書換え可能な不
揮発性半導体メモリ（以下、ＥＥＦＲＯＭという。）が
出現し出し九。
発性半導体メモリは、その製造方法の容易さ及び保持特
性の良好さなどの利点の九めに広く普及している。その
中でも最近は高集積度の電気的消去及び書換え可能な不
揮発性半導体メモリ（以下、ＥＥＦＲＯＭという。）が
出現し出し九。
このＥＥＰ几ＯＭＫは各穐構造のメモリトランジスタが
考案されている。しかしその中でも、基板上の不純物拡
散層上の薄い絶縁膜（以下、トンネル絶縁膜という。）
中のファウラーノルドハイム（ｋ’ ｏｗｌｅｒ −Ｎ
ｏｒｄｈｅｉｍ ）電子トノネル現象を利用したメモ
リトランジスタが、最も信頼度が高くかつ大容量不揮発
性半導体メモリに適している。次にこの構造のＥｇＦＲ
ＯＭのメモリトランジスタの従来構造及び製造方法を図
面に従って説明する。
考案されている。しかしその中でも、基板上の不純物拡
散層上の薄い絶縁膜（以下、トンネル絶縁膜という。）
中のファウラーノルドハイム（ｋ’ ｏｗｌｅｒ −Ｎ
ｏｒｄｈｅｉｍ ）電子トノネル現象を利用したメモ
リトランジスタが、最も信頼度が高くかつ大容量不揮発
性半導体メモリに適している。次にこの構造のＥｇＦＲ
ＯＭのメモリトランジスタの従来構造及び製造方法を図
面に従って説明する。
第５図は一従来例のメモリセルの構造を示す断面図であ
る。このメモリセルはセレクタトランジスタ（以下、８
ｅＬＴｒと−う。）とメモリトランジスタ（以下、 Ｎ
、Ｔｒという。）とで構成されて鱒る。ここで１は半導
体基板、２はトンネル現象の基板側電極であるトノネル
不純物拡散層、３１は５ａｌｌ 、 Ｔｒのドレイノ不
純物拡散層、３ｂはＭ、Ｔｒのドレイノ不純物拡散層で
かつ８ｅＪ１．Ｔｒのソース不純物拡散層、３ＣはＭ、
Ｔｒのソース不純物拡散層である。ここで３ｂはドアネ
ル度不純物拡散層２と接続されていゐ。４は８ｅｊｌ、
Ｔｒのゲート絶縁膜、５はＭ、Ｔｒの第１のゲート絶縁
膜、６はトンネル絶縁膜である。７は浮遊ゲート電極で
Ｍ、Ｔｒチャノネル領域を覆いかつトノネル不純物拡散
層２の対向電極となるべく、トンネル絶縁膜６を介して
トンネル領域を覆っている。１０は浮遊ゲート７上のゲ
ート電極間絶縁膜％１１はＭ、Ｔｒの制御ゲート１１Ｅ
極、１２はＳｅｊ！ 、 Ｔｒ Ｏゲート電極、１３は
層間絶縁膜、１４は８ｅＪ１．Ｔｒドレイノ電極である
。
る。このメモリセルはセレクタトランジスタ（以下、８
ｅＬＴｒと−う。）とメモリトランジスタ（以下、 Ｎ
、Ｔｒという。）とで構成されて鱒る。ここで１は半導
体基板、２はトンネル現象の基板側電極であるトノネル
不純物拡散層、３１は５ａｌｌ 、 Ｔｒのドレイノ不
純物拡散層、３ｂはＭ、Ｔｒのドレイノ不純物拡散層で
かつ８ｅＪ１．Ｔｒのソース不純物拡散層、３ＣはＭ、
Ｔｒのソース不純物拡散層である。ここで３ｂはドアネ
ル度不純物拡散層２と接続されていゐ。４は８ｅｊｌ、
Ｔｒのゲート絶縁膜、５はＭ、Ｔｒの第１のゲート絶縁
膜、６はトンネル絶縁膜である。７は浮遊ゲート電極で
Ｍ、Ｔｒチャノネル領域を覆いかつトノネル不純物拡散
層２の対向電極となるべく、トンネル絶縁膜６を介して
トンネル領域を覆っている。１０は浮遊ゲート７上のゲ
ート電極間絶縁膜％１１はＭ、Ｔｒの制御ゲート１１Ｅ
極、１２はＳｅｊ！ 、 Ｔｒ Ｏゲート電極、１３は
層間絶縁膜、１４は８ｅＪ１．Ｔｒドレイノ電極である
。
この構造において浮遊ゲート電極７への電子注入は、Ｍ
、Ｔｒの制御ゲート電極１１ 、８ｅＡ、Ｔｒのゲート
電極１２に高電圧ｔ−８ｅｊ！、Ｔｒのドレイ／電極１
４に低電圧を印加し、トノネル絶縁膜６中の電子トンネ
ル現象により行なう。電子放出はＭ、Ｔｒの制御ゲート
電極１１を低電位に、 ８６７！、Ｔｒ＋２）ゲート電
極１２ 、５ｅ１１．Ｉ’ｒのドレイ／電極１４に高電
圧を印加し、前記電子注入時と逆方向の電界をトンネル
絶縁膜６に印加して行なう。
、Ｔｒの制御ゲート電極１１ 、８ｅＡ、Ｔｒのゲート
電極１２に高電圧ｔ−８ｅｊ！、Ｔｒのドレイ／電極１
４に低電圧を印加し、トノネル絶縁膜６中の電子トンネ
ル現象により行なう。電子放出はＭ、Ｔｒの制御ゲート
電極１１を低電位に、 ８６７！、Ｔｒ＋２）ゲート電
極１２ 、５ｅ１１．Ｉ’ｒのドレイ／電極１４に高電
圧を印加し、前記電子注入時と逆方向の電界をトンネル
絶縁膜６に印加して行なう。
次にこの従来構造のメモリセルの製造方法を、第６図（
ａ）〜町に示す、各工程における第５図０Ｂ−３３７線
断面図によって説明する。
ａ）〜町に示す、各工程における第５図０Ｂ−３３７線
断面図によって説明する。
まず第６図（ａｊに示すように、半導体基板１上に素子
分離用絶縁膜１５．絶縁膜１６．フォトレジス↑膜１７
を形成後、不純物を基板上に導入する。
分離用絶縁膜１５．絶縁膜１６．フォトレジス↑膜１７
を形成後、不純物を基板上に導入する。
）ｔトレジスト膜１７は周知の７ｔトレジスト技術によ
りトノネル不純物拡散層２のみが露出するようにパター
ンエノグさレテいる。
りトノネル不純物拡散層２のみが露出するようにパター
ンエノグさレテいる。
この後ｍ６図（ｂ）に示すように、絶縁膜１６ｔ−除去
後、第１のゲート絶縁膜５を形成する。次に周知のフｔ
トレジスト技術にょ９トノネル絶縁膜となる領域のみの
絶に膜を選択的にエッチ７グするべくフｔトレジスト膜
１８を形成する。その後第を除去後トンネル絶縁膜６を
形成する。さらに浮遊ゲート電極材料膜７ａを形成する
。
後、第１のゲート絶縁膜５を形成する。次に周知のフｔ
トレジスト技術にょ９トノネル絶縁膜となる領域のみの
絶に膜を選択的にエッチ７グするべくフｔトレジスト膜
１８を形成する。その後第を除去後トンネル絶縁膜６を
形成する。さらに浮遊ゲート電極材料膜７ａを形成する
。
次に第６図（ｄｌに示すように、ゲート電極間絶縁膜ｌ
Ｏを形成し、その上に制御ゲート電極材料膜１１ａを形
成する。この後制御ゲート電極材料膜１１ａ、ゲート電
極間絶縁膜ｌＯ及び浮遊ゲート電極材料膜７ａｔ所定の
ノゞターンにエツチングし、ソース・ドレイン不純物拡
散層を基板上に形成、層間絶縁膜１３を形成する＠ この製造方法は、従来の製造方法の一例であり他の例も
知られている。
Ｏを形成し、その上に制御ゲート電極材料膜１１ａを形
成する。この後制御ゲート電極材料膜１１ａ、ゲート電
極間絶縁膜ｌＯ及び浮遊ゲート電極材料膜７ａｔ所定の
ノゞターンにエツチングし、ソース・ドレイン不純物拡
散層を基板上に形成、層間絶縁膜１３を形成する＠ この製造方法は、従来の製造方法の一例であり他の例も
知られている。
しかしそれら従来の製造方法及び構造例で共通している
のは、トンネル不純物拡散層２ｔ−形成する工程と、ト
ンネル絶縁膜領域６ｔ−形成する工程・が別々のフォト
レジストマスクで行なわれていることである。従って工
程が長く、ま九構造上ではトノネル不純物層２の領域境
界とトンネル絶縁膜６の領域境界間に所定のアライメノ
ト用のマージノ部分を設けなければならない。このマー
ジン部分はＭ、Ｔｒの縮小化を妨げている。
のは、トンネル不純物拡散層２ｔ−形成する工程と、ト
ンネル絶縁膜領域６ｔ−形成する工程・が別々のフォト
レジストマスクで行なわれていることである。従って工
程が長く、ま九構造上ではトノネル不純物層２の領域境
界とトンネル絶縁膜６の領域境界間に所定のアライメノ
ト用のマージノ部分を設けなければならない。このマー
ジン部分はＭ、Ｔｒの縮小化を妨げている。
このようにトンネル不純物拡散層とトンネル絶縁膜をセ
ルファラインに形成することは、フォトレジストマスク
工程数の縮減だけでなくＭ、Ｔｒの縮小化にとっても寄
与が大きい。このセルフアライノ形成方法の一つとして
トノネル絶縁膜とｍｌのゲート絶縁膜の膜厚差を利用し
、第１（Ｄり一ト絶縁膜とそれより薄いトンネル絶縁膜
を形成後、イオン注入法によりトンネル不純物領域をト
ンネル絶縁膜部分の半導体基板上にのみ形成する方法が
考えられる。しかしこの方法は第１のゲート絶縁膜がイ
オン注入のマスク性を有するだけ厚い必要があｌ＋、Ｍ
、Ｔｒの＝７ダクタンス劣化の面から非現実的である。
ルファラインに形成することは、フォトレジストマスク
工程数の縮減だけでなくＭ、Ｔｒの縮小化にとっても寄
与が大きい。このセルフアライノ形成方法の一つとして
トノネル絶縁膜とｍｌのゲート絶縁膜の膜厚差を利用し
、第１（Ｄり一ト絶縁膜とそれより薄いトンネル絶縁膜
を形成後、イオン注入法によりトンネル不純物領域をト
ンネル絶縁膜部分の半導体基板上にのみ形成する方法が
考えられる。しかしこの方法は第１のゲート絶縁膜がイ
オン注入のマスク性を有するだけ厚い必要があｌ＋、Ｍ
、Ｔｒの＝７ダクタンス劣化の面から非現実的である。
また第１の絶縁膜上にパターンユングされｔフォトレジ
スト膜で不純物をイオン注入法等により基板に導入し、
その後第１の絶縁膜をトノネル領域部分のみ除去し、基
板を露出させ、前記フォトレジスト膜を除去後、トンネ
ル絶縁膜を形成する方法も考えられる。しかしこの方法
では）ｔトレジスト膜を除去する時に、トンネル不純物
領域の基板表面が露出し九ままであるため基板表面が冒
され、良質のトノネル絶縁膜を得ることができない。
スト膜で不純物をイオン注入法等により基板に導入し、
その後第１の絶縁膜をトノネル領域部分のみ除去し、基
板を露出させ、前記フォトレジスト膜を除去後、トンネ
ル絶縁膜を形成する方法も考えられる。しかしこの方法
では）ｔトレジスト膜を除去する時に、トンネル不純物
領域の基板表面が露出し九ままであるため基板表面が冒
され、良質のトノネル絶縁膜を得ることができない。
本発明の目的は、良質なトノネル絶縁膜をトンネル不純
物拡散層と自己整合的に形成できるとζろの、高集積化
に適し九メモリセル構造を有する絶縁ゲート型不揮発性
半導体メモリ及びその製造方法を提供することにある。
物拡散層と自己整合的に形成できるとζろの、高集積化
に適し九メモリセル構造を有する絶縁ゲート型不揮発性
半導体メモリ及びその製造方法を提供することにある。
本発明の絶縁ゲート型不揮発性半導体メモリは、一導電
型の半導体基板の一主面に形成された反対導電型の第１
．第２の不純物拡散層と、前記第１の不純物拡散層をド
レイノとし前記ｓＲ２の不純物拡散層をソースとするチ
ャンネル領域と、該チャンネル領域を覆うごとく設けら
れた第１の絶縁膜と、該第１の絶縁膜に接して設けられ
た８ｇｌの浮遊ゲート電極と、該第１の浮遊ゲート電極
を覆うごとく設けられた第２の絶縁膜と、前記第１の不
純物拡散層に接続された反対導電型の第３の不純物拡散
層と、該第３の不純物拡散層の表面上に設けられた前記
第１の絶縁膜よシ薄いＩ！３の絶縁膜と、前記第２の絶
縁膜及び前記第３の絶縁膜に接して設けられた第２の浮
遊ゲート電極と、該第２の浮遊ゲート電極を覆うごとく
設けられた第４の絶縁膜と、該第４の絶縁膜に接するご
とく設けられた制御ゲート電極とを含む絶縁ゲートａ不
揮発性半導体メモリであって％前記第３の不純物拡散層
の領域境界と前記第３の絶縁膜の領域境界とが実質的に
一致していることからなっている。
型の半導体基板の一主面に形成された反対導電型の第１
．第２の不純物拡散層と、前記第１の不純物拡散層をド
レイノとし前記ｓＲ２の不純物拡散層をソースとするチ
ャンネル領域と、該チャンネル領域を覆うごとく設けら
れた第１の絶縁膜と、該第１の絶縁膜に接して設けられ
た８ｇｌの浮遊ゲート電極と、該第１の浮遊ゲート電極
を覆うごとく設けられた第２の絶縁膜と、前記第１の不
純物拡散層に接続された反対導電型の第３の不純物拡散
層と、該第３の不純物拡散層の表面上に設けられた前記
第１の絶縁膜よシ薄いＩ！３の絶縁膜と、前記第２の絶
縁膜及び前記第３の絶縁膜に接して設けられた第２の浮
遊ゲート電極と、該第２の浮遊ゲート電極を覆うごとく
設けられた第４の絶縁膜と、該第４の絶縁膜に接するご
とく設けられた制御ゲート電極とを含む絶縁ゲートａ不
揮発性半導体メモリであって％前記第３の不純物拡散層
の領域境界と前記第３の絶縁膜の領域境界とが実質的に
一致していることからなっている。
また本発明の絶縁ゲート型不揮発性半導体メモリの製造
方法は、一導電型の半導体基板の一主面に第１の絶縁膜
を形成する工程と、該第ｌの絶縁膜上に第１の浮遊ゲー
ト電極材料膜を形成する工程と、該第１の浮遊ゲート電
極材料膜の所定の領域に開孔部を設ける工程と、前記浮
遊ゲート電極材料膜をマスクとして不純物を前記開孔部
下の前記半導体基板に導入する工程と、前記第１の浮遊
ゲート電極材料膜をマスクとして前記開孔部下の前記半
導体基板表面を露出させる工程と、該露出された半導体
基板表面に第３の絶縁Ｉ［管形成すると同時に前記第１
の浮遊ゲート電極材料膜上に第２の絶縁膜を形成する工
程と、該第２の絶縁膜と前記第３の絶縁膜上に第２の浮
遊ゲート電極材料膜を形成する工程とを含んでいる。
方法は、一導電型の半導体基板の一主面に第１の絶縁膜
を形成する工程と、該第ｌの絶縁膜上に第１の浮遊ゲー
ト電極材料膜を形成する工程と、該第１の浮遊ゲート電
極材料膜の所定の領域に開孔部を設ける工程と、前記浮
遊ゲート電極材料膜をマスクとして不純物を前記開孔部
下の前記半導体基板に導入する工程と、前記第１の浮遊
ゲート電極材料膜をマスクとして前記開孔部下の前記半
導体基板表面を露出させる工程と、該露出された半導体
基板表面に第３の絶縁Ｉ［管形成すると同時に前記第１
の浮遊ゲート電極材料膜上に第２の絶縁膜を形成する工
程と、該第２の絶縁膜と前記第３の絶縁膜上に第２の浮
遊ゲート電極材料膜を形成する工程とを含んでいる。
以下に本発明を実施例に基き詳細に説明する。
第１図（ａｌは本発明の一実施例によるメモリセルの構
造を示す断面図で、第１図（ｂ）は第１図（ａｌのＡ−
Ａ′線断面図である。メモリセルは、メモリトラノジス
タ（Ｍ、Ｔｒ） とセレクタトランジスタ（８ｅＬ
Ｔｒ ）から構成されている。
造を示す断面図で、第１図（ｂ）は第１図（ａｌのＡ−
Ａ′線断面図である。メモリセルは、メモリトラノジス
タ（Ｍ、Ｔｒ） とセレクタトランジスタ（８ｅＬ
Ｔｒ ）から構成されている。
ここで、２１は半導体基板、２２はトノネル不純物拡散
層、２３ａｒｉ８ｅＪＬ、Ｔｒ ドレイン不純物拡。
層、２３ａｒｉ８ｅＪＬ、Ｔｒ ドレイン不純物拡。
散層、２３ｂはＭ、Ｔｒ ドアネル不純物拡散層で、８
ｅＣＴｒソ一ス不純物拡散層を兼ね、かつトノネル不純
物拡散層２２と接続されて匹る。２４はａｅＪ！、Ｔｒ
のゲート絶縁膜、２５はＭ、Ｔｒの第１のゲート絶縁膜
、２６はトンネル絶縁膜、２７は第１の浮遊ゲート電極
でＭ、Ｔｒチャンネル領域を覆っている。２８は第１の
浮遊ゲート電極上の第２のゲート絶縁膜、２９は第２の
浮遊ゲート電極でＩｌｌの浮遊ゲート電１ｈ２７とトン
ネル絶縁ａ２６を覆っている。３０は第２の浮遊ゲート
電極上の第３のゲート絶縁膜、３１はＭ、Ｔｒの制御ゲ
ート電極である。３２は８ｅｊ！、Ｔｒのゲート電極、
３３は層間絶縁膜、３４は８ｅｆｉ 、 Ｔｒのドレイ
ン電極である。
ｅＣＴｒソ一ス不純物拡散層を兼ね、かつトノネル不純
物拡散層２２と接続されて匹る。２４はａｅＪ！、Ｔｒ
のゲート絶縁膜、２５はＭ、Ｔｒの第１のゲート絶縁膜
、２６はトンネル絶縁膜、２７は第１の浮遊ゲート電極
でＭ、Ｔｒチャンネル領域を覆っている。２８は第１の
浮遊ゲート電極上の第２のゲート絶縁膜、２９は第２の
浮遊ゲート電極でＩｌｌの浮遊ゲート電１ｈ２７とトン
ネル絶縁ａ２６を覆っている。３０は第２の浮遊ゲート
電極上の第３のゲート絶縁膜、３１はＭ、Ｔｒの制御ゲ
ート電極である。３２は８ｅｊ！、Ｔｒのゲート電極、
３３は層間絶縁膜、３４は８ｅｆｉ 、 Ｔｒのドレイ
ン電極である。
この構造の特徴は、トンネル絶縁膜２６が第１に一致す
るように設けられ、第２の浮遊ゲート電極２９に接して
いることである。
るように設けられ、第２の浮遊ゲート電極２９に接して
いることである。
次にこの構造のメモリセルの製造方法を、第２図（ａ）
〜（ｄ）に示す、各工程、における第１図（ｂｌと同一
の断面での構造図に従って説明する。
〜（ｄ）に示す、各工程、における第１図（ｂｌと同一
の断面での構造図に従って説明する。
まず第２図（ａ）に示すように、半導体基板２１上の所
定の領域に素子分離用絶縁膜３５′を形成後、Ｍ 、Ｔ
ｒ ０７ＪＡ １ （Ｄゲート絶縁膜２５’ｉ−１さら
に第１のゲート絶縁膜２５上に第１の浮遊ゲート電極材
料膜２７ａを形成する。その後トンネル絶縁膜領域を開
孔部とする）ｔトレジスト膜３７を周知のフォトリング
ラフイー技術で形成する。
定の領域に素子分離用絶縁膜３５′を形成後、Ｍ 、Ｔ
ｒ ０７ＪＡ １ （Ｄゲート絶縁膜２５’ｉ−１さら
に第１のゲート絶縁膜２５上に第１の浮遊ゲート電極材
料膜２７ａを形成する。その後トンネル絶縁膜領域を開
孔部とする）ｔトレジスト膜３７を周知のフォトリング
ラフイー技術で形成する。
この後纂２図（ｂ）に示すように、ｍｌの浮遊ゲート電
極材料膜２７！ｌ ｔ−エッチノブし、開孔部を設けそ
の後フォトレジスト膜３１を除去する。次にｗｈｌの浮
遊ゲート電極材料膜２７ａ ｔ−マスクとして半導体基
板２１に不純物を導入し、ト７ネル不純物拡散層２２ｔ
−形成する。この後その領域上の第１のゲート絶縁膜２
５を除去し半導体基板２１の表面を露出させる。
極材料膜２７！ｌ ｔ−エッチノブし、開孔部を設けそ
の後フォトレジスト膜３１を除去する。次にｗｈｌの浮
遊ゲート電極材料膜２７ａ ｔ−マスクとして半導体基
板２１に不純物を導入し、ト７ネル不純物拡散層２２ｔ
−形成する。この後その領域上の第１のゲート絶縁膜２
５を除去し半導体基板２１の表面を露出させる。
次に第２図（ｃｌに示すように、トンネル不純物拡散層
２２上にトノネル絶縁膜２６を形成する。このとき第１
の浮遊ゲート電極材料膜２７ａ上には第２のゲート絶縁
膜２８が同時に形成される。その後第２の浮遊グー）ｉ
Ｋ極極材腹膜２９ａ形成、さらにこの上に第１．第２の
浮遊ゲート電極のチャンネルに対する垂直方向の幅を決
定するフォトレジスト膜３８を１周知のフォトリングラ
フイー技術で形成する。
２２上にトノネル絶縁膜２６を形成する。このとき第１
の浮遊ゲート電極材料膜２７ａ上には第２のゲート絶縁
膜２８が同時に形成される。その後第２の浮遊グー）ｉ
Ｋ極極材腹膜２９ａ形成、さらにこの上に第１．第２の
浮遊ゲート電極のチャンネルに対する垂直方向の幅を決
定するフォトレジスト膜３８を１周知のフォトリングラ
フイー技術で形成する。
次に第２図は）に示すように、この７オトレジスト膜３
８ｔ−マスクにして、第２の浮遊ゲート電極材料膜２９
ａ 、第２のゲート絶縁膜２８．第１の浮遊ゲート電極
材料膜２７ａ ｔ−エッチノブする。
８ｔ−マスクにして、第２の浮遊ゲート電極材料膜２９
ａ 、第２のゲート絶縁膜２８．第１の浮遊ゲート電極
材料膜２７ａ ｔ−エッチノブする。
その後第３０ゲート絶縁膜３０を形成し、その上に制御
ゲート電極材料膜３１ａを形成する・この後制御ゲート
電極材料膜３１！ 、第３のゲート絶縁膜３０．第２
の浮遊ゲート電極材料膜２９ａ、第２のゲート絶縁膜２
８及び第１の浮遊ゲート電極材料膜２７ａを所定のパタ
ーンにエッチノブする。さらにソース・ドレイン不純物
拡散層２３ａ１２３ｂ、２３Ｃを半導体基板２１上に形
成、層間絶縁膜３３及び８ｅＪ１．Ｔｒのドレイ／を極
３４’ｅ形成し第１図（ａｌ 、 （ｂｌに示す本実施
例のメモリセルを得る。
ゲート電極材料膜３１ａを形成する・この後制御ゲート
電極材料膜３１！ 、第３のゲート絶縁膜３０．第２
の浮遊ゲート電極材料膜２９ａ、第２のゲート絶縁膜２
８及び第１の浮遊ゲート電極材料膜２７ａを所定のパタ
ーンにエッチノブする。さらにソース・ドレイン不純物
拡散層２３ａ１２３ｂ、２３Ｃを半導体基板２１上に形
成、層間絶縁膜３３及び８ｅＪ１．Ｔｒのドレイ／を極
３４’ｅ形成し第１図（ａｌ 、 （ｂｌに示す本実施
例のメモリセルを得る。
このように所定のパターン化され次第１の浮遊ゲート電
極材料膜２７ａをマスクにして、不純物の基板への導入
とトンネル絶縁膜形成を行なっているため、トンネル絶
縁膜２６とトンネル不純物拡散層２２が１７ｔトレジス
トマスク工程にヨリ自己整合的に、両者の領域境界は実
質的に一致して形成される。またトノネル不純物拡散層
２２上の基板表面はレジスト除去時に冒されない究め良
質のトンネル絶縁膜２６が得られる。
極材料膜２７ａをマスクにして、不純物の基板への導入
とトンネル絶縁膜形成を行なっているため、トンネル絶
縁膜２６とトンネル不純物拡散層２２が１７ｔトレジス
トマスク工程にヨリ自己整合的に、両者の領域境界は実
質的に一致して形成される。またトノネル不純物拡散層
２２上の基板表面はレジスト除去時に冒されない究め良
質のトンネル絶縁膜２６が得られる。
第３図（ａ）は上記実施例の平面構造を示す模式的ネル
を表わしている。次にこれらの図面を参照して、本実施
例の動作について説明する。
を表わしている。次にこれらの図面を参照して、本実施
例の動作について説明する。
浮遊ゲート電極に電子を注入するときは、８ｅｉ、。
Ｔｒ”ｒ−）電極３２及び制御ゲート電極３１に高電圧
が印加され５ｅｌｌ 、Ｔｒのドレイン電極３４は低電
位に固定される。電子はトンネル不純物拡散層２２から
トンネル絶縁ｌ［２６を介してＷＬ２の浮遊ゲート電極
２９に注入される。第２の浮遊ゲート電極２９から電子
を放出するときは、制御ゲート中 電極３１′を低電位に固定し、８ｅｊ！、Ｔｒゲート電
極３２ 、８ｅｊ１．Ｔｒのドレイン電極３４１Ｃ高電
圧を印加する。こうすることで電子は第２の浮遊ゲート
電極２９からトンネル不純物拡散層２２へ放出される。
が印加され５ｅｌｌ 、Ｔｒのドレイン電極３４は低電
位に固定される。電子はトンネル不純物拡散層２２から
トンネル絶縁ｌ［２６を介してＷＬ２の浮遊ゲート電極
２９に注入される。第２の浮遊ゲート電極２９から電子
を放出するときは、制御ゲート中 電極３１′を低電位に固定し、８ｅｊ！、Ｔｒゲート電
極３２ 、８ｅｊ１．Ｔｒのドレイン電極３４１Ｃ高電
圧を印加する。こうすることで電子は第２の浮遊ゲート
電極２９からトンネル不純物拡散層２２へ放出される。
読み出し時には、Ｍ、Ｔｒの制御ゲート電極３１（同図
（Ｃ１のＣＧ）に電圧Ｖ ＣＧ 、 ５ｅＪｌ 、 Ｔ
ｒのドレイン電極３４に電圧ＶＤが印加される。このと
きＭ、 Ｔｒの実効ゲート電圧となる第１の浮遊ゲート
電極２７の電位ＶＦＧＩ １１、を圧Ｖ（ｇ、Ｖｏ
と各電極間の容量ＣＦＤＣ第２の浮遊ゲート電極−ドレ
イン電極間容量） ＊ＣＦＣ（＠２の浮遊ゲート電極−
制御ゲート電極間容量）、Ｃｒｔ（第１とｍ２浮遊ゲ一
ト電極間容量）ＩＣＦｇ（第１の浮遊ゲートと基板間容
量）で決定される。この中で容量ＯＦＦは電極間の絶縁
膜がトンネル絶縁膜２６と同時に形成される薄い第２の
ゲート絶縁膜２８でかつその電極直積も大きいため、他
の容量に比べて非常に大きな値になる。従ってＶＦＧＩ
はｖｒｏｇとほとんど同電位になる。上記電子注入また
は放出により電荷が第２の浮遊ゲート電１ｆｋ２９に蓄
積されて、第２の浮遊ゲート電極電位ｖｒａｔの変動が
生じる。
（Ｃ１のＣＧ）に電圧Ｖ ＣＧ 、 ５ｅＪｌ 、 Ｔ
ｒのドレイン電極３４に電圧ＶＤが印加される。このと
きＭ、 Ｔｒの実効ゲート電圧となる第１の浮遊ゲート
電極２７の電位ＶＦＧＩ １１、を圧Ｖ（ｇ、Ｖｏ
と各電極間の容量ＣＦＤＣ第２の浮遊ゲート電極−ドレ
イン電極間容量） ＊ＣＦＣ（＠２の浮遊ゲート電極−
制御ゲート電極間容量）、Ｃｒｔ（第１とｍ２浮遊ゲ一
ト電極間容量）ＩＣＦｇ（第１の浮遊ゲートと基板間容
量）で決定される。この中で容量ＯＦＦは電極間の絶縁
膜がトンネル絶縁膜２６と同時に形成される薄い第２の
ゲート絶縁膜２８でかつその電極直積も大きいため、他
の容量に比べて非常に大きな値になる。従ってＶＦＧＩ
はｖｒｏｇとほとんど同電位になる。上記電子注入また
は放出により電荷が第２の浮遊ゲート電１ｆｋ２９に蓄
積されて、第２の浮遊ゲート電極電位ｖｒａｔの変動が
生じる。
ところが第１の浮遊ゲート電極電位ＶＦＧＩ ４ Ｖｒ
ｏｓとほぼ同電位であるので同様の電位変動が得られる
。従って蓄積電荷に応じたチャンネル電流がＭ。
ｏｓとほぼ同電位であるので同様の電位変動が得られる
。従って蓄積電荷に応じたチャンネル電流がＭ。
ＴｒＱｌを流れることになる。
第４図は本発明の他の実施例のメモリセルトランジスタ
を示す模式的平面図である。
を示す模式的平面図である。
本実施例は第４図に示す実施例における第１の浮遊ゲー
ト電＆２７と第２の浮遊ゲート電極２９を接続しｔもの
である。これは、トンネル絶縁膜２６及び第２のゲート
絶縁膜２Ｂを形成後に、フｔトレジストマスク工程を追
加し第２のゲート絶縁膜２８ｔ−選択的にエツチングし
て開孔部３６を設けることで達成される。つまり第１（
Ｄ浮遊ゲート電極２７と第２の浮遊ゲート電極２９はこ
の開孔部３６を通じて接続される。この場合ＶＦＧＩ
”ＶＦＧＩとなり、第２の浮遊ゲート電極２９の電′荷
は第１の浮遊ゲート電極２７まで拡がり実効ゲート電圧
を与える。この場合工程数が増すことが欠点であるが本
発明の主旨であるトンネル絶縁膜とトンネル不純物拡散
層な自己整合的に製造できる点では先の実施例と何ら変
わりはない。。
ト電＆２７と第２の浮遊ゲート電極２９を接続しｔもの
である。これは、トンネル絶縁膜２６及び第２のゲート
絶縁膜２Ｂを形成後に、フｔトレジストマスク工程を追
加し第２のゲート絶縁膜２８ｔ−選択的にエツチングし
て開孔部３６を設けることで達成される。つまり第１（
Ｄ浮遊ゲート電極２７と第２の浮遊ゲート電極２９はこ
の開孔部３６を通じて接続される。この場合ＶＦＧＩ
”ＶＦＧＩとなり、第２の浮遊ゲート電極２９の電′荷
は第１の浮遊ゲート電極２７まで拡がり実効ゲート電圧
を与える。この場合工程数が増すことが欠点であるが本
発明の主旨であるトンネル絶縁膜とトンネル不純物拡散
層な自己整合的に製造できる点では先の実施例と何ら変
わりはない。。
以上、詳細説明したとおシ、本発明によれば、トノネル
絶縁膜とトンネル不純物拡散層が自己整合的に、両者の
領域境界を実質的に一致させて形成することが可能にな
る。従って本発明を適用し究メ七リセル構造では不純物
拡散層領域とトンネル絶縁膜領域間に余分なアライメン
トマージンを設定する必要がなくなり、セル面積の縮小
が可能になる。１２）ノネル不純物拡散層の導入時のマ
スク材料は浮遊ゲート電極材料膜である九め、周知のソ
ース・ドレイノ形成時のセルフアライノ不純物導入方法
と同一の方法で不純物拡散層形成ができる。ま九ト７ネ
ル不純物拡散層の基板表面を常に絶縁物で保護して製造
できるため良質のトンネル絶縁膜を形成することが可能
である。
絶縁膜とトンネル不純物拡散層が自己整合的に、両者の
領域境界を実質的に一致させて形成することが可能にな
る。従って本発明を適用し究メ七リセル構造では不純物
拡散層領域とトンネル絶縁膜領域間に余分なアライメン
トマージンを設定する必要がなくなり、セル面積の縮小
が可能になる。１２）ノネル不純物拡散層の導入時のマ
スク材料は浮遊ゲート電極材料膜である九め、周知のソ
ース・ドレイノ形成時のセルフアライノ不純物導入方法
と同一の方法で不純物拡散層形成ができる。ま九ト７ネ
ル不純物拡散層の基板表面を常に絶縁物で保護して製造
できるため良質のトンネル絶縁膜を形成することが可能
である。
従って、本発明によれば高品質で高集積化に適したメモ
リセルを有する絶縁ゲート型不揮発性半導体メモリが得
られる。
リセルを有する絶縁ゲート型不揮発性半導体メモリが得
られる。
第１図（ａ） 、 （ｂ）は本発明の一実施例のメモリ
セルのメモリセルを示す断面図、第６図（ａ）〜（ｄｌ
はその主要製造工程における断面図である。 ２１・・・・・・半導体基板、２２・・・・・・トンネ
ル不純物拡散層、２３ａ、２３ｂ、２３Ｃ・・・・・・
ソース・ドレイ／不純物拡散層、２４・・・・・・ゲー
ト絶縁膜、２５・・・・・・ｗｌｌのゲート絶縁膜、２
６・・・・・・トンネル絶縁膜、２７・・・・・・Ｉ！
１の浮遊ゲート電極、２７ｍ・・・・・・ｓＢｌの浮遊
ゲート電極材料膜、２８・・・・・・第２のゲート絶縁
膜、２９・・・・・・第２の浮遊ゲート電極、２９・・
・・・・ゲート電極、３３・・・・・・層間絶縁膜、３
４・・・・・・ドレイノミ極、３５・・・・・・素子分
離用絶縁膜、３６・・・・・・開孔部、３’１．３ｇ・
・・・・・フｔトレジスト膜。 東ｆ砺 ￥−２＠ ３チ ′Ｖ＝４ヅ 茅！ｒ劇 茅１１ ）ｌ覇
セルのメモリセルを示す断面図、第６図（ａ）〜（ｄｌ
はその主要製造工程における断面図である。 ２１・・・・・・半導体基板、２２・・・・・・トンネ
ル不純物拡散層、２３ａ、２３ｂ、２３Ｃ・・・・・・
ソース・ドレイ／不純物拡散層、２４・・・・・・ゲー
ト絶縁膜、２５・・・・・・ｗｌｌのゲート絶縁膜、２
６・・・・・・トンネル絶縁膜、２７・・・・・・Ｉ！
１の浮遊ゲート電極、２７ｍ・・・・・・ｓＢｌの浮遊
ゲート電極材料膜、２８・・・・・・第２のゲート絶縁
膜、２９・・・・・・第２の浮遊ゲート電極、２９・・
・・・・ゲート電極、３３・・・・・・層間絶縁膜、３
４・・・・・・ドレイノミ極、３５・・・・・・素子分
離用絶縁膜、３６・・・・・・開孔部、３’１．３ｇ・
・・・・・フｔトレジスト膜。 東ｆ砺 ￥−２＠ ３チ ′Ｖ＝４ヅ 茅！ｒ劇 茅１１ ）ｌ覇
Claims (3)
- （１）一導電型の半導体基板の一主面に形成された反対
導電型の第１、第２の不純物拡散層と、前記第１の不純
物拡散層をドレインとし前記第２の不純物拡散層をソー
スとするチャンネル領域と、該チャンネル領域を覆うご
とく設けられた第１の絶縁膜と、該第１の絶縁膜に接し
て設けられた第１の浮遊ゲート電極と、該第１の浮遊ゲ
ート電極を覆うごとく設けられた第２の絶縁膜と、前記
第１の不純物拡散層に接続された反対導電型の第３の不
純物拡散層と、該第３の不純物拡散層の表面上に設けら
れた前記第１の絶縁膜より薄い第３の絶縁膜と、前記第
２の絶縁膜及び前記第３の絶縁膜に接して設けられた第
２の浮遊ゲート電極と、該第２の浮遊ゲート電極を覆う
ごとく設けられた第４の絶縁膜と、該第４の絶縁膜に接
するごとく設けられた制御ゲート電極とを含む絶縁ゲー
ト型不揮発性半導体メモリであって、前記第３の不純物
拡散層の領域境界と前記第３の絶縁膜の領域境界とが実
質的に一致していることを特徴とする絶縁ゲート型不揮
発性半導体メモリ。 - （２）第１の浮遊ゲート電極と第２の浮遊ゲート電極が
電気的に接続されていることからなる特許請求の範囲第
（１）項に記載の絶縁ゲート型不揮発性半導体メモリ。 - （３）一導電型の半導体基板の一主面に第１の絶縁膜を
形成する工程と、該第１の絶縁膜上に第１の浮遊ゲート
電極材料膜を形成する工程と、該第１の浮遊ゲート電極
材料膜の所定の領域に開孔部を設ける工程と、前記浮遊
ゲート電極材料膜をマスクとして不純物を前記開孔部下
の前記半導体基板に導入する工程と、前記第１の浮遊ゲ
ート電極材料膜をマスクとして前記開孔部下の前記半導
体基板表面を露出させる工程と、該露出された半導体基
板表面に第３の絶縁膜を形成すると同時に前記第１の浮
遊ゲート電極材料膜上に第２の絶縁膜を形成する工程と
、該第２の絶縁膜と前記第３の絶縁膜上に第２の浮遊ゲ
ート電極材料膜を形成する工程を含むことを特徴とする
絶縁ゲート型不揮発性半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60069322A JPS61228672A (ja) | 1985-04-02 | 1985-04-02 | 絶縁ゲ−ト型不揮発性半導体メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60069322A JPS61228672A (ja) | 1985-04-02 | 1985-04-02 | 絶縁ゲ−ト型不揮発性半導体メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228672A true JPS61228672A (ja) | 1986-10-11 |
Family
ID=13399199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60069322A Pending JPS61228672A (ja) | 1985-04-02 | 1985-04-02 | 絶縁ゲ−ト型不揮発性半導体メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228672A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291180A (ja) * | 1986-06-03 | 1987-12-17 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス |
| JPS63142869A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
| USRE35094E (en) * | 1989-04-03 | 1995-11-21 | Atmel Corporation | Fabrication process for programmable and erasable MOS memory device |
| JPH08153811A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 不揮発性半導体記憶装置 |
| US7030025B2 (en) | 2003-11-07 | 2006-04-18 | Oki Electric Industry Co., Ltd. | Method of manufacturing flotox type eeprom |
-
1985
- 1985-04-02 JP JP60069322A patent/JPS61228672A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291180A (ja) * | 1986-06-03 | 1987-12-17 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス |
| JPS63142869A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| USRE35094E (en) * | 1989-04-03 | 1995-11-21 | Atmel Corporation | Fabrication process for programmable and erasable MOS memory device |
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
| JPH08153811A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 不揮発性半導体記憶装置 |
| US7030025B2 (en) | 2003-11-07 | 2006-04-18 | Oki Electric Industry Co., Ltd. | Method of manufacturing flotox type eeprom |
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