JPS61230352A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61230352A JPS61230352A JP60070859A JP7085985A JPS61230352A JP S61230352 A JPS61230352 A JP S61230352A JP 60070859 A JP60070859 A JP 60070859A JP 7085985 A JP7085985 A JP 7085985A JP S61230352 A JPS61230352 A JP S61230352A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- mos
- integrated circuit
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は静電破壊耐力の向上をはかった半導体集積回路
に係り、特に高入力インピーダンスを有するＭＯＳ−Ｉ
Ｃの静電気に対する破壊防止に好適な半導体集積回路に
関する。
に係り、特に高入力インピーダンスを有するＭＯＳ−Ｉ
Ｃの静電気に対する破壊防止に好適な半導体集積回路に
関する。
従来のＭＯＳ−ＩＣの静電破壊防止方法としては、一般
の半導体カタログたとえば日立ロジックＩＣ’ＨＤ１４
０５２Ｂ“などに見られるように、抵抗とダイオードの
組合せの挿入により入力端子を保護している１、シかし
ながら非常な高入力インピーダンスが要求されるような
ＭＯＳ−ＩＣについては、保護回路の挿入による寄生素
子が生じて目的とする回路機能を損うため有効な静電破
壊防止方法がなかった。
の半導体カタログたとえば日立ロジックＩＣ’ＨＤ１４
０５２Ｂ“などに見られるように、抵抗とダイオードの
組合せの挿入により入力端子を保護している１、シかし
ながら非常な高入力インピーダンスが要求されるような
ＭＯＳ−ＩＣについては、保護回路の挿入による寄生素
子が生じて目的とする回路機能を損うため有効な静電破
壊防止方法がなかった。
・〔発明の目的〕
本発明の目的は高入力インピーダンスを有するＭＯＳ−
ＩＣの保管および製造時などの電源未投入時の静電破壊
耐力を向上させる有効な保護回路を備えた半導体集積回
路を提供するＩこある１゜ 〔発明の概要〕 本発明は高入力インピーダンスの入力部をもつＭＯＳ−
ＩＣを特に保管および製造時の静電破壊から防止すべく
、入力端子に直列にＭＯＳトランジスタによるスイッチ
を配置することにより、電源未投入時に入力端子から内
部回路への導体路をし′Ｆ１放状態にした半導体４Ａ積
回路である０ 〔発明の実施例〕 以下に本発明の一実施例を図面により説明する０ 第１図（４）は本発明による保護回路を挿入した高入力
インピーダンスの半導体集積回路の一実施例を示す回路
図である。第１図（４）において、１は入力端子ＩＮ、
２はＭＯＳ）ランジスタで構成される増幅回路、３は保
護回路、４は保護用スイッチ（ＭＯＳスイッチ）、５は
保護用ダイオードＤｐである。また第１図の）は第１回
頭の等価回路図である。なお、各図面を通じて同一符号
または記号は同一または相当部分を示すものとする。本
回路は入力端子１の情報をＭＯＳトランジスタ構成の増
幅回路２で受けて出力する非常な高入力インピーダンス
の入力部である。
ＩＣの保管および製造時などの電源未投入時の静電破壊
耐力を向上させる有効な保護回路を備えた半導体集積回
路を提供するＩこある１゜ 〔発明の概要〕 本発明は高入力インピーダンスの入力部をもつＭＯＳ−
ＩＣを特に保管および製造時の静電破壊から防止すべく
、入力端子に直列にＭＯＳトランジスタによるスイッチ
を配置することにより、電源未投入時に入力端子から内
部回路への導体路をし′Ｆ１放状態にした半導体４Ａ積
回路である０ 〔発明の実施例〕 以下に本発明の一実施例を図面により説明する０ 第１図（４）は本発明による保護回路を挿入した高入力
インピーダンスの半導体集積回路の一実施例を示す回路
図である。第１図（４）において、１は入力端子ＩＮ、
２はＭＯＳ）ランジスタで構成される増幅回路、３は保
護回路、４は保護用スイッチ（ＭＯＳスイッチ）、５は
保護用ダイオードＤｐである。また第１図の）は第１回
頭の等価回路図である。なお、各図面を通じて同一符号
または記号は同一または相当部分を示すものとする。本
回路は入力端子１の情報をＭＯＳトランジスタ構成の増
幅回路２で受けて出力する非常な高入力インピーダンス
の入力部である。
入力端子１は保護回路３がないと、念とえばソースホロ
ワの差動増幅回路のように、ＭＯＳトランジスタ構成の
増幅回路（ＭＯＳ−ＩＣ）２のゲートに直接導かれるた
め静電気に対して非常に弱く取扱い上問題となる。
ワの差動増幅回路のように、ＭＯＳトランジスタ構成の
増幅回路（ＭＯＳ−ＩＣ）２のゲートに直接導かれるた
め静電気に対して非常に弱く取扱い上問題となる。
これらの対策として従来一般には第２図に例示するよう
に入力端子１に保護抵抗＠５１とダイオード（Ｄｎ、
Ｄｐ ） ３２を組み合せた保護回路を挿入して静電耐
圧を向上している。しかしながら十分な効果を生じさせ
るには大きな抵抗値または面積が必要となり、このため
に寄生的に存在する容量やリーク電流が増加する。この
ような寄生的な素子の発生は入力端子１のインピーダン
スを低下させて本来の回路機能を損う。
に入力端子１に保護抵抗＠５１とダイオード（Ｄｎ、
Ｄｐ ） ３２を組み合せた保護回路を挿入して静電耐
圧を向上している。しかしながら十分な効果を生じさせ
るには大きな抵抗値または面積が必要となり、このため
に寄生的に存在する容量やリーク電流が増加する。この
ような寄生的な素子の発生は入力端子１のインピーダン
スを低下させて本来の回路機能を損う。
このため本発明によれば第１図（〜に示すように微小な
面積で高い抵抗を得るＭ ＯＳスイッチ４を入力端子１
に直列に挿入し、電源が投入されない時には開放状態と
なるようにして、入力端子１から内部回路（増幅回路２
）を電気的に分離させて静電気に対し保護することがで
きる。
面積で高い抵抗を得るＭ ＯＳスイッチ４を入力端子１
に直列に挿入し、電源が投入されない時には開放状態と
なるようにして、入力端子１から内部回路（増幅回路２
）を電気的に分離させて静電気に対し保護することがで
きる。
なお、第１図（４）はｎ−ＭＯｓスイッチ４を挿入した
場合で、その等価回路は第１図（Ｂ）のように表現され
るため、等価的なダイオードＤｎとは反対方向ｌども静
電破壊防止が有効にできる−ように従来と同好の保護用
ダイオード５も挿入しである。なお保護用ダイオード５
はｎ−ＭＯＳスイッチ４のオン抵抗が低減できるように
Ｐ−ＭＯＳスイッチを並列に配置しても同様の働きが得
られる。
場合で、その等価回路は第１図（Ｂ）のように表現され
るため、等価的なダイオードＤｎとは反対方向ｌども静
電破壊防止が有効にできる−ように従来と同好の保護用
ダイオード５も挿入しである。なお保護用ダイオード５
はｎ−ＭＯＳスイッチ４のオン抵抗が低減できるように
Ｐ−ＭＯＳスイッチを並列に配置しても同様の働きが得
られる。
以上のように本発明によれば入力部に非常に微小な面積
で高抵抗の保護回路を挿入しているため静電耐力の大き
い半導体集積回路が得られる０
で高抵抗の保護回路を挿入しているため静電耐力の大き
い半導体集積回路が得られる０
第１回頭、（Ｂ）は本発明による保護回路を挿入した半
導体集積回路の一実施例を示す回路図と、その咎価回路
図、第２図は従来の保護回路を挿入した半導体集積回路
を例示する回路図である０１・・・入力端子 ２・・・
増幅回路 ３・・・保護回路４・・・保護用スイッチ（
ＭＯＳスイッチ）５・・・保護用ダイオード 第１ＩＥＩ
導体集積回路の一実施例を示す回路図と、その咎価回路
図、第２図は従来の保護回路を挿入した半導体集積回路
を例示する回路図である０１・・・入力端子 ２・・・
増幅回路 ３・・・保護回路４・・・保護用スイッチ（
ＭＯＳスイッチ）５・・・保護用ダイオード 第１ＩＥＩ
Claims (1)
- 高入力インピーダンスを有するＭＯＳ集積回路において
、その入力端子と内部回路の間にＭＯＳスイッチを直列
に挿入し、電源未投入時に入力端子と内部回路を電気的
に分離することにより静電破壊耐力を向上させるように
した半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070859A JPS61230352A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070859A JPS61230352A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230352A true JPS61230352A (ja) | 1986-10-14 |
Family
ID=13443706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070859A Pending JPS61230352A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702576A (nl) * | 1987-07-23 | 1989-02-16 | Mitsubishi Electric Corp | Ingangsbeveiligingsinrichting van een halfgeleiderketeninrichting. |
-
1985
- 1985-04-05 JP JP60070859A patent/JPS61230352A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702576A (nl) * | 1987-07-23 | 1989-02-16 | Mitsubishi Electric Corp | Ingangsbeveiligingsinrichting van een halfgeleiderketeninrichting. |
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