JPS6123274A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPS6123274A JPS6123274A JP14357784A JP14357784A JPS6123274A JP S6123274 A JPS6123274 A JP S6123274A JP 14357784 A JP14357784 A JP 14357784A JP 14357784 A JP14357784 A JP 14357784A JP S6123274 A JPS6123274 A JP S6123274A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトルレジスタを備えベクトルレジスタ長の
判別を行なうベクトル処理装置に関する。
判別を行なうベクトル処理装置に関する。
従来、ＣＲＡＹ−１に代表されるベクトル処理装置にお
いては、固定長（ＣＲＡＹ−１＝では６４）のベクトル
レジスタを複数個備え、ベクトルレジスタ中のベクトル
データを対象として、ベクトル演算を実行している。前
記固定長は、一つのベクトルレジスタが保持する最大の
ベクトル長なので、以下最大ベクトル長（ＭＶＬ）と呼
ぶ。
いては、固定長（ＣＲＡＹ−１＝では６４）のベクトル
レジスタを複数個備え、ベクトルレジスタ中のベクトル
データを対象として、ベクトル演算を実行している。前
記固定長は、一つのベクトルレジスタが保持する最大の
ベクトル長なので、以下最大ベクトル長（ＭＶＬ）と呼
ぶ。
ベクトル演算にあたっては、ベクトル演算を実行する前
に、該演算において、実行すべき演算数（ベクトル要素
数）を保持するベクトル長レジスタ（ＶＬ）と呼ばれる
記憶手段に、予じめ実行すべきベントル要素数が命令で
設定されたあと、ベクトル演算が実行される。ベクトル
演算ユニットテはベクトル長レジスタに設定された回数
だけの命令で指定された演算をベクトルレジスタから次
々に読み出したベクトル要素に対して実行され、演算結
果がベクトルレジスタまたば主記憶装置に順次格納され
る。このとき、ＦＯＲＴＲＡＮ等で書かれた元々のベク
トル演算を実行すべきループのループ長（５）が前記最
大ベクトル長（ＭＶＬ）を超えている場合にはこのルー
プを複数個に分割して、１回のベクトル演算が最大ベク
トル長を超えないようにして、複数回、該ベクトル演算
が実行される。
に、該演算において、実行すべき演算数（ベクトル要素
数）を保持するベクトル長レジスタ（ＶＬ）と呼ばれる
記憶手段に、予じめ実行すべきベントル要素数が命令で
設定されたあと、ベクトル演算が実行される。ベクトル
演算ユニットテはベクトル長レジスタに設定された回数
だけの命令で指定された演算をベクトルレジスタから次
々に読み出したベクトル要素に対して実行され、演算結
果がベクトルレジスタまたば主記憶装置に順次格納され
る。このとき、ＦＯＲＴＲＡＮ等で書かれた元々のベク
トル演算を実行すべきループのループ長（５）が前記最
大ベクトル長（ＭＶＬ）を超えている場合にはこのルー
プを複数個に分割して、１回のベクトル演算が最大ベク
トル長を超えないようにして、複数回、該ベクトル演算
が実行される。
この結果、ループ長へ〉最大ベクトル長（ＭＶＬ）なる
ループのベクトル化が行われている。すなわち、ループ
長（Ｎ≦最大ベクトル長（ＭＶＬ）ならばループ長（５
）がベクトル長レジスタにセットされてベクトル演算が
実行される。ループ長（へ）〉最大ベクトル長（ＭＶＬ
）ならば、ループを（（Ｎ−１）／ＭＶＬ）＋１ 個に
分割Ｌ、（Ｎ−１）／ＭＶＬ Ｏ余ＤＩＣ１を加えた値
が、ますさクトル長レジスタにセットされて、第１回目
のベクトル演算が実行される。
ループのベクトル化が行われている。すなわち、ループ
長（Ｎ≦最大ベクトル長（ＭＶＬ）ならばループ長（５
）がベクトル長レジスタにセットされてベクトル演算が
実行される。ループ長（へ）〉最大ベクトル長（ＭＶＬ
）ならば、ループを（（Ｎ−１）／ＭＶＬ）＋１ 個に
分割Ｌ、（Ｎ−１）／ＭＶＬ Ｏ余ＤＩＣ１を加えた値
が、ますさクトル長レジスタにセットされて、第１回目
のベクトル演算が実行される。
次は最大ベクトル長（ＭＶＬ）がベクトル長レジスタに
セットされて、残シの（（Ｎ−１）／ＭＶＬ）回のベク
トル演算が実行される。（〔Ｘ〕はＸを超えない最大の
整数。）このようにしてループ長（へ）〉最大ベクトル
長（ＭＶＬ）なるループは、最大ベクトル長を固定長と
するベクトルレジスタを持つベクトル処理装置において
もベクトル化できる。このとき、ＣＢ、ＡＹ−１のよう
な従来装置では、ベクトルレジスタの最大炎が固定であ
るのみならず、定数ト１．て、オブジェクトプログラム
中で設定しておく必要がある。このとき、例えば、将来
、ＶＬＳＩ技術等で高速大容量の記憶素子が実現される
と、より大容量のベクトルレジスタを゛処理装置内に備
えることが可能とな）、このとき、必然的に、ベクトル
レジスタの最大炎も大きくなる。
セットされて、残シの（（Ｎ−１）／ＭＶＬ）回のベク
トル演算が実行される。（〔Ｘ〕はＸを超えない最大の
整数。）このようにしてループ長（へ）〉最大ベクトル
長（ＭＶＬ）なるループは、最大ベクトル長を固定長と
するベクトルレジスタを持つベクトル処理装置において
もベクトル化できる。このとき、ＣＢ、ＡＹ−１のよう
な従来装置では、ベクトルレジスタの最大炎が固定であ
るのみならず、定数ト１．て、オブジェクトプログラム
中で設定しておく必要がある。このとき、例えば、将来
、ＶＬＳＩ技術等で高速大容量の記憶素子が実現される
と、より大容量のベクトルレジスタを゛処理装置内に備
えることが可能とな）、このとき、必然的に、ベクトル
レジスタの最大炎も大きくなる。
しかし、従来装置では、最大ベクトル長がオブジェクト
プログラム中に定数として設定されているので、より小
容量のベクトルレジスタ用に作られた従来のプログラム
を再コンパイルすることなく大容量ベクトルレジスタを
有効に利用することはできない。また、ベクトル処理装
置を製品化する場合に、性能／価格比を最適に、ユーザ
に、より適した製品とするために、ベクトルレジスタの
容量により、複数個のモデルを設定する場合もある。こ
のとき、モデル間で、最大ベクトル長が通常は異なるが
、従来装置では前記同様、最大ベクトル長（ＭＶＬ）が
定数となっているため、モデル間のオブジェクトレベル
の互換性がない、という欠点がある。
プログラム中に定数として設定されているので、より小
容量のベクトルレジスタ用に作られた従来のプログラム
を再コンパイルすることなく大容量ベクトルレジスタを
有効に利用することはできない。また、ベクトル処理装
置を製品化する場合に、性能／価格比を最適に、ユーザ
に、より適した製品とするために、ベクトルレジスタの
容量により、複数個のモデルを設定する場合もある。こ
のとき、モデル間で、最大ベクトル長が通常は異なるが
、従来装置では前記同様、最大ベクトル長（ＭＶＬ）が
定数となっているため、モデル間のオブジェクトレベル
の互換性がない、という欠点がある。
本発明の目的は上述の欠点を解決し、ベクトルレジスタ
の容量が異なるモデル間において、オブジェクトレベル
の互換性を与えるようにしたベクトル処理装置を提供す
ることにある。
の容量が異なるモデル間において、オブジェクトレベル
の互換性を与えるようにしたベクトル処理装置を提供す
ることにある。
本発明の処理装置は、命令およびオペランドを記憶する
主記憶装置と、命令でアクセス可能な少なくとも１個以
上のスカラレジスタと、順序づけ、られた複数個のベク
トル要素をそれぞれ保持する複数個のベクトルレジスタ
と、該ベクトルデータを保持する少なくとも一つ以上の
ベクトル長保持手段とを備えたベクトル処理装置におい
て、前記ベクトルレジスタの保持しうる最大のベクトル
長に対応する符号化された符号化最大ベクトル長を記憶
し、かつ、外部から設定可能な最大ベクトル長記憶手段
と、該最大ベクトル長記憶手段に接続され、前記符号化
最大ベクトル長を最大ベクトル長の値に変換するベクト
ル長変換手段とを備え、該最大ベクトル長記憶手段から
の読み出し命令検出に応答して該最大ベクトル長記憶手
段中の符号化最大ベクトル長をベクトル長変換手段を通
して、最大ベクトル長に変換し、前記スカラレジスタま
たは主記憶装置に読出す制御手段とを備えたことを特徴
とする。
主記憶装置と、命令でアクセス可能な少なくとも１個以
上のスカラレジスタと、順序づけ、られた複数個のベク
トル要素をそれぞれ保持する複数個のベクトルレジスタ
と、該ベクトルデータを保持する少なくとも一つ以上の
ベクトル長保持手段とを備えたベクトル処理装置におい
て、前記ベクトルレジスタの保持しうる最大のベクトル
長に対応する符号化された符号化最大ベクトル長を記憶
し、かつ、外部から設定可能な最大ベクトル長記憶手段
と、該最大ベクトル長記憶手段に接続され、前記符号化
最大ベクトル長を最大ベクトル長の値に変換するベクト
ル長変換手段とを備え、該最大ベクトル長記憶手段から
の読み出し命令検出に応答して該最大ベクトル長記憶手
段中の符号化最大ベクトル長をベクトル長変換手段を通
して、最大ベクトル長に変換し、前記スカラレジスタま
たは主記憶装置に読出す制御手段とを備えたことを特徴
とする。
次に本発明について、図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例では８個のベク
トルレジスタ１を備え、各ベクトルレジスタ１はＯ番地
から６３番地までの順序付けられた６４個のベクトル要
素を保持することができるので最大ベクトル長（ＭＶＬ
）は６４である。各ベクトルレジスタ１は加減算器など
の演算ユニット３に接続されている。ベクトル長レジス
タ（ＶＬ）２は、各演算ユニット３が実行すべきベクト
ル演算要素数を保持するレジスタであ夛、演算ユニット
３に接続されている。前記レジスタ２は命令で内容を設
定することができ、本実施例ではスカラレジスタ４を通
して内容が設定される。
トルレジスタ１を備え、各ベクトルレジスタ１はＯ番地
から６３番地までの順序付けられた６４個のベクトル要
素を保持することができるので最大ベクトル長（ＭＶＬ
）は６４である。各ベクトルレジスタ１は加減算器など
の演算ユニット３に接続されている。ベクトル長レジス
タ（ＶＬ）２は、各演算ユニット３が実行すべきベクト
ル演算要素数を保持するレジスタであ夛、演算ユニット
３に接続されている。前記レジスタ２は命令で内容を設
定することができ、本実施例ではスカラレジスタ４を通
して内容が設定される。
本実施例のベクトル処理装置では命令が主記憶装置５か
ら読み出され、命令レジスタ６に設定され、デコーダ１
０で解読される。該命令がベクトル演算命令であると解
読結果が適当な演算ユニット３に送出される。該演算ユ
ニット３では、命令で指定されたベクトルレジスタｌか
らのベクトル要素が次々に読み出され、指定された演算
が実行されて、演算結果のベクトル要素が次々とベクト
ルレジスタ１に格納される。このとき実行されるベクト
ル演算数は予じめベクトル長（ＶＬ）レジスタ２に設定
されている回数だけ実行される。
ら読み出され、命令レジスタ６に設定され、デコーダ１
０で解読される。該命令がベクトル演算命令であると解
読結果が適当な演算ユニット３に送出される。該演算ユ
ニット３では、命令で指定されたベクトルレジスタｌか
らのベクトル要素が次々に読み出され、指定された演算
が実行されて、演算結果のベクトル要素が次々とベクト
ルレジスタ１に格納される。このとき実行されるベクト
ル演算数は予じめベクトル長（ＶＬ）レジスタ２に設定
されている回数だけ実行される。
スカラ演算やアドレス計算に使用するスカラレジスタ４
は１６個＄、９．３２ビットの長さを持ち、ベクトルレ
ジスタ１同様、演算ユニット３に接続されている。
は１６個＄、９．３２ビットの長さを持ち、ベクトルレ
ジスタ１同様、演算ユニット３に接続されている。
第１図の最大ベクトル長レジスタ（ＭＶＲ）７は前記ベ
クトルレジスタ１の最大ベクトル長を符号化して保持す
るレジスタである。符号化して保持することによシ、少
ないビット数で済ませることができる。本実施例では、
ベクトルレジスタ１の最大ベクトル長（ＭＶＬ）は６４
であるが、将来、１２８から２５６まで拡張できること
を想定して、最大ベクトル長レジスタ（ＭＶＲ）７とし
ては３ビ゛ ットの長さとする。最大ベクトル長（ＭＶ
Ｌ）＝６４のときは”００１’、最大ベクトル長（ＭＶ
Ｌ）＝１２８のときは’ｏ１０”、最大ベクトル長（Ｍ
ｖＬ）＝２５６のときは”１００”を最大ベクトル長レ
ジスタ７に設定するものとする。すなわち、本実施例で
は最大ベクトル長レジスタ（ＭＶＲ）７には”００１”
が設定されている。設定手段８は第１図に示したように
、ジャンパ線やスイッチであってもよく、するいは保守
・診断用のサービスプロセッサ（ｓｖ−ｐ）でもよい。
クトルレジスタ１の最大ベクトル長を符号化して保持す
るレジスタである。符号化して保持することによシ、少
ないビット数で済ませることができる。本実施例では、
ベクトルレジスタ１の最大ベクトル長（ＭＶＬ）は６４
であるが、将来、１２８から２５６まで拡張できること
を想定して、最大ベクトル長レジスタ（ＭＶＲ）７とし
ては３ビ゛ ットの長さとする。最大ベクトル長（ＭＶ
Ｌ）＝６４のときは”００１’、最大ベクトル長（ＭＶ
Ｌ）＝１２８のときは’ｏ１０”、最大ベクトル長（Ｍ
ｖＬ）＝２５６のときは”１００”を最大ベクトル長レ
ジスタ７に設定するものとする。すなわち、本実施例で
は最大ベクトル長レジスタ（ＭＶＲ）７には”００１”
が設定されている。設定手段８は第１図に示したように
、ジャンパ線やスイッチであってもよく、するいは保守
・診断用のサービスプロセッサ（ｓｖ−ｐ）でもよい。
このような設定手段８によシ、スキャンバスのような特
別なパスを通して設定してもよく、ベクトルレジスタの
構成によって、−意に定まる値が設定される。
別なパスを通して設定してもよく、ベクトルレジスタの
構成によって、−意に定まる値が設定される。
次に、第１図の変換回路１２は最大ベクトル長レジスタ
７の内容をベクトルレジスタ１の最大ベクトル長に復号
する変換手段であり、本実施例では最大ベクトル長レジ
スタ７の内容のりしろに６ビツトの０を付加し、定数１
６４１を発生する回路である。
７の内容をベクトルレジスタ１の最大ベクトル長に復号
する変換手段であり、本実施例では最大ベクトル長レジ
スタ７の内容のりしろに６ビツトの０を付加し、定数１
６４１を発生する回路である。
さて、第１図において、主記憶装置５から命令レジスタ
６に命令が取出され、該命令がベクトルレジスタ１の最
大炎を読み出す命令であると、命令のビット８−１１で
指定されるスカラレジスタ４が選択回路９によシ選択さ
れる。次に、最大ベクトル長レジスタ７の内容が変換回
路１２を通して、最大ベクトル長の値に変換され選択さ
れたスカラレジスタ４にロードされる。本実施例では、
最大ベクトル長はスカラレジスタ４に読み出されるもの
としたが最大ベクトル長を主記憶装置５に直接転送する
よう構成してもよい。
６に命令が取出され、該命令がベクトルレジスタ１の最
大炎を読み出す命令であると、命令のビット８−１１で
指定されるスカラレジスタ４が選択回路９によシ選択さ
れる。次に、最大ベクトル長レジスタ７の内容が変換回
路１２を通して、最大ベクトル長の値に変換され選択さ
れたスカラレジスタ４にロードされる。本実施例では、
最大ベクトル長はスカラレジスタ４に読み出されるもの
としたが最大ベクトル長を主記憶装置５に直接転送する
よう構成してもよい。
第２図は、最大ベクトル長を主記憶制御装置１１全通し
て主記憶装置５に転送するよう構成した第２゛の実施例
である。この場合、最大ベク峯ル長−は、主記憶装置５
のアドレスを指定する。
て主記憶装置５に転送するよう構成した第２゛の実施例
である。この場合、最大ベク峯ル長−は、主記憶装置５
のアドレスを指定する。
第３Ａ図は第１図に示した実施例によるＦＯＲＴＲＡＮ
のＤＯループのベクトル制御部分のソース容を左辺の
記憶手段に設定（ロード）することを示す。
のＤＯループのベクトル制御部分のソース容を左辺の
記憶手段に設定（ロード）することを示す。
第３Ｂ図においてステップ（１）では第３Ａ図に示した
ソースプログラムのループ長ＮがスカラレジスタＳ１に
ロードされている。ステップ（２）ではベクトルレジス
タの最大ベクトル長の値、すなわち、最大ベクトル長レ
ジスタの内容を復号して１６４ｍがスカラレジスタ８２
゛にロードされる。ステップ（３）では数値Ｎ−１がレ
ジスタ８３Ｋｌ：ｌ−ドされている。ステップ（４）で
はスカラレジスタＳ２の内容から１を引いている、つま
り、最大ベクトル長ＭＶＬ−１の値が求められる。ステ
ップ（５）ではスカラレジスタＳ３およびｓ２のそれぞ
れの内容の論理積がとられてスカラレジスタｓ５にロー
トされる。ステップ（３）からステップ（５）の一連の
処理では通常、最大ベクトル長（ＭＶＵ）は２のべき乗
であることを利用して、（Ｎ−１）／ＭＶＬの剰余が求
められる。ステップ（６）では前記剰余に１が加えられ
て、加算結果がヌカ２レジスタＳ６にロードされる。次
にステップ（７）ではスカラレジスタＳ６の内容が２ビ
ツト左にシフト、すなわち、４倍されている。これは、
ループを分割したときのベクトル要素間の距離が求めら
れていることに相当する。ステップ（８）ではステップ
（７）と同様最大ベクトル長時めベクトル要素間の距離
が求められる。ステップ（９）では最 のベクトル要素
の相対ベースアドレスがセットされている。
ソースプログラムのループ長ＮがスカラレジスタＳ１に
ロードされている。ステップ（２）ではベクトルレジス
タの最大ベクトル長の値、すなわち、最大ベクトル長レ
ジスタの内容を復号して１６４ｍがスカラレジスタ８２
゛にロードされる。ステップ（３）では数値Ｎ−１がレ
ジスタ８３Ｋｌ：ｌ−ドされている。ステップ（４）で
はスカラレジスタＳ２の内容から１を引いている、つま
り、最大ベクトル長ＭＶＬ−１の値が求められる。ステ
ップ（５）ではスカラレジスタＳ３およびｓ２のそれぞ
れの内容の論理積がとられてスカラレジスタｓ５にロー
トされる。ステップ（３）からステップ（５）の一連の
処理では通常、最大ベクトル長（ＭＶＵ）は２のべき乗
であることを利用して、（Ｎ−１）／ＭＶＬの剰余が求
められる。ステップ（６）では前記剰余に１が加えられ
て、加算結果がヌカ２レジスタＳ６にロードされる。次
にステップ（７）ではスカラレジスタＳ６の内容が２ビ
ツト左にシフト、すなわち、４倍されている。これは、
ループを分割したときのベクトル要素間の距離が求めら
れていることに相当する。ステップ（８）ではステップ
（７）と同様最大ベクトル長時めベクトル要素間の距離
が求められる。ステップ（９）では最 のベクトル要素
の相対ベースアドレスがセットされている。
ここまでが第３Ａ図のＤＯループの前処理部分である。
ステップ（１０）ではスカラレジスタＳ６の内容がベク
トル長レジスタ２にロードされる。スカラレジスタＳ６
の内容は前記（Ｎ−１）／ＶＬの剰余＋１または最大長
ベクトル長（ＭＶＬ ） ’のいずれかである。ステッ
プ（１１）では次のループの繰返しのタメニ、ベクトル
の相対ペースアドレスが求められる。ステップ（１２）
ではループ間のベクトル要素間距離がスカラレジスタＳ
７に移送される。ステップ（１３）ではスカラレジスタ
Ｓ１の内容からスカラレジスタＳ６の内容が差し引かれ
て演算すべき残シのベクトル要素数が求められる。ステ
ップ（工４）ではスカラレジスタＳ２の内容、すなわち
、最大ベクトル長ＭＶＬがスカラレジスタＳ６に移送さ
れている。ステップ（１５）では演算すべ ・き残シ
のベクトル要素があるかどうかが判定され、残りがあれ
ばＬＯＯＰへ分岐してさらにループが繰返される。
トル長レジスタ２にロードされる。スカラレジスタＳ６
の内容は前記（Ｎ−１）／ＶＬの剰余＋１または最大長
ベクトル長（ＭＶＬ ） ’のいずれかである。ステッ
プ（１１）では次のループの繰返しのタメニ、ベクトル
の相対ペースアドレスが求められる。ステップ（１２）
ではループ間のベクトル要素間距離がスカラレジスタＳ
７に移送される。ステップ（１３）ではスカラレジスタ
Ｓ１の内容からスカラレジスタＳ６の内容が差し引かれ
て演算すべき残シのベクトル要素数が求められる。ステ
ップ（工４）ではスカラレジスタＳ２の内容、すなわち
、最大ベクトル長ＭＶＬがスカラレジスタＳ６に移送さ
れている。ステップ（１５）では演算すべ ・き残シ
のベクトル要素があるかどうかが判定され、残りがあれ
ばＬＯＯＰへ分岐してさらにループが繰返される。
この実施例においては、第３Ｂ図から明らかなように、
ベクトルレジスタの保持しうる最大ベクトル長を定数と
するオブジェクトプログラムとはなっていないので、ベ
クトルレジスタの最大長が異なるモデルであっても、同
一のオブジェクトプログ、ラムが使用できる。
ベクトルレジスタの保持しうる最大ベクトル長を定数と
するオブジェクトプログラムとはなっていないので、ベ
クトルレジスタの最大長が異なるモデルであっても、同
一のオブジェクトプログ、ラムが使用できる。
本発明には外部から設定可能外ベクトルレジスタの保持
しうる最大ベクトル長に相当する値を記憶する手段を設
け、該最大ベクトル長を命令によって、プログラムに見
えるレジスタもしくは主記憶に読み出すように構成する
ことにより、ベクトル長が異なるベクトルレジスタを有
するベクトル処理装置間でオブジェクトレベルの互換性
ヲプログラムに与えるという効果がある。
しうる最大ベクトル長に相当する値を記憶する手段を設
け、該最大ベクトル長を命令によって、プログラムに見
えるレジスタもしくは主記憶に読み出すように構成する
ことにより、ベクトル長が異なるベクトルレジスタを有
するベクトル処理装置間でオブジェクトレベルの互換性
ヲプログラムに与えるという効果がある。
第１図は本発明の一実施例を示す図、第２図は本発明の
他の実施例を示す図、第３Ａ図はＦＯＲＴＲＡＮ のＤ
Ｏループのループ制御部分のコーディング例を示す図お
よび第３Ｂ図は本発明による場合の第３Ａ図のソースプ
ログラムに対応するオブジェクトプログラムの例を示す
図である。 １・・・・・・ベクトルレジスタ、２・・・・・・ベク
トル長レジスタ、３・・・・・・演算ユニット％ ４・
・・・・・スカラレジスタ、５・・・・・・主記憶装置
、６・・・・・・命令レジスタ、７・・・・・・最大ベ
クトル長レジスタ、８・・・・・・設定手段、９・・・
・・・選択回路、１０・・・・・・デコーダ、１１・・
・・・・主 ゛記憶制御装置、１２・・・・・・変
換回路。 第１図 受 ゴー 革２ 図 Ｄθグ Ｉ＝１．Ｎ 諷 ＣθＮｆｆＮ１／Ｅ 亨３Δ図 ５ｆ←＃ −−−−−（Ｚ）δ２ ←
戸グν、、
−−−−−ｔ２ン５３←、５／−／
−−−−−（３１５４← ：３２−／
−−（４ンＳ５←５３ ｋｓ
４ −−−−− （５１５ｂ ４−− ｓ＋
、 −−−−−（、＜１Ｓ７←ｓ
Ａイ２−一一一−Ｃ７λ ：３ｇ−５□〈２−−−一−ｔｇ） ｓｑ ← ３９＋Ｓ７ −−−−−
（／Ｉ）５７←５ｇ−−−−−（／２１ Ｓ／←δｔ−５ｌ−−−−−（／３） 竿３Ｂ図
他の実施例を示す図、第３Ａ図はＦＯＲＴＲＡＮ のＤ
Ｏループのループ制御部分のコーディング例を示す図お
よび第３Ｂ図は本発明による場合の第３Ａ図のソースプ
ログラムに対応するオブジェクトプログラムの例を示す
図である。 １・・・・・・ベクトルレジスタ、２・・・・・・ベク
トル長レジスタ、３・・・・・・演算ユニット％ ４・
・・・・・スカラレジスタ、５・・・・・・主記憶装置
、６・・・・・・命令レジスタ、７・・・・・・最大ベ
クトル長レジスタ、８・・・・・・設定手段、９・・・
・・・選択回路、１０・・・・・・デコーダ、１１・・
・・・・主 ゛記憶制御装置、１２・・・・・・変
換回路。 第１図 受 ゴー 革２ 図 Ｄθグ Ｉ＝１．Ｎ 諷 ＣθＮｆｆＮ１／Ｅ 亨３Δ図 ５ｆ←＃ −−−−−（Ｚ）δ２ ←
戸グν、、
−−−−−ｔ２ン５３←、５／−／
−−−−−（３１５４← ：３２−／
−−（４ンＳ５←５３ ｋｓ
４ −−−−− （５１５ｂ ４−− ｓ＋
、 −−−−−（、＜１Ｓ７←ｓ
Ａイ２−一一一−Ｃ７λ ：３ｇ−５□〈２−−−一−ｔｇ） ｓｑ ← ３９＋Ｓ７ −−−−−
（／Ｉ）５７←５ｇ−−−−−（／２１ Ｓ／←δｔ−５ｌ−−−−−（／３） 竿３Ｂ図
Claims (2)
- （１）命令およびオペランドを記憶する主記憶装置と、
命令でアクセス可能な少なくとも１個以上のスカラレジ
スタと順序づけられた複数個のベクトル要素を保持する
複数個のベクトルレジスタと、これらベクトルレジスタ
の内容を演算する少なくとも一つ以上の演算ユニットと
、該演算ユニットが実行すべき演算要素数を保持する少
なくとも一つ以上のベクトル長保持手段とを備えたベク
トル処理装置において、 前記ベクトルレジスタの保持しうる最大のベクトル長に
対応する符号化された符号化最大ベクトル長を記憶し、
かつ、外部から設定可能な最大ベクトル長記憶手段と、
該最大ベクトル長記憶手段に接続され、前記符号化最大
ベクトル長を最大ベクトル長に復号するベクトル長変換
手段と、前記最大ベクトル長記憶手段からの読出し命令
検出に応答して、前記最大ベクトル長記憶手段中の符号
化最大ベクトル長をベクトル長変換手段を通して、最大
ベクトル長に変換し、前記スカラレジスタに読出す制御
手段とを備えたことを特徴とするベクトル処理装置。 - （２）特許請求の範囲第１項記載のベクトル処理装置に
おいて、前記最大ベクトル長記憶手段からの読出し命令
検出に応答して、前記最大ベクトル長記憶手段中の符号
化最大ベクトル長をベクトル長変換手段を介して、最大
ベクトル長に変換し、該最大ベクトル長の値を前記主記
憶装置に読出す制御手段とを備えたことを特徴とするベ
クトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14357784A JPS6123274A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14357784A JPS6123274A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123274A true JPS6123274A (ja) | 1986-01-31 |
| JPH0319985B2 JPH0319985B2 (ja) | 1991-03-18 |
Family
ID=15341973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14357784A Granted JPS6123274A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123274A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007092661A (ja) * | 2005-09-29 | 2007-04-12 | Daikin Ind Ltd | 圧縮機の試験用通電プラグ治具 |
| US10177500B2 (en) | 2007-04-17 | 2019-01-08 | Traxxas Lp | Electrical connector assembly |
-
1984
- 1984-07-11 JP JP14357784A patent/JPS6123274A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007092661A (ja) * | 2005-09-29 | 2007-04-12 | Daikin Ind Ltd | 圧縮機の試験用通電プラグ治具 |
| US10177500B2 (en) | 2007-04-17 | 2019-01-08 | Traxxas Lp | Electrical connector assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319985B2 (ja) | 1991-03-18 |
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