JPH0319983B2 - - Google Patents
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- JPH0319983B2 JPH0319983B2 JP14357584A JP14357584A JPH0319983B2 JP H0319983 B2 JPH0319983 B2 JP H0319983B2 JP 14357584 A JP14357584 A JP 14357584A JP 14357584 A JP14357584 A JP 14357584A JP H0319983 B2 JPH0319983 B2 JP H0319983B2
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- JP
- Japan
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- vector
- register
- maximum
- length
- vector length
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトルレジスタを備えベクトルレ
ジスタ長の判別を行なうベクトル処理装置に関す
る。
ジスタ長の判別を行なうベクトル処理装置に関す
る。
従来、CRAY−１に代表されるベクトル処理
装置においては、固定長（CRAY−１では64）
のベクトルレジスタを複数個備え、ベクトルレジ
スタ中のベクトルデータを対象として、ベクトル
演算を実行している。前記固定長は、一つのベク
トルレジスタが保持する最大のベクトル長なの
で、以下最大ベクトル長（MVL）と呼ぶ。
装置においては、固定長（CRAY−１では64）
のベクトルレジスタを複数個備え、ベクトルレジ
スタ中のベクトルデータを対象として、ベクトル
演算を実行している。前記固定長は、一つのベク
トルレジスタが保持する最大のベクトル長なの
で、以下最大ベクトル長（MVL）と呼ぶ。
ベクトル演算にあつては、ベクトル演算を実行
する前に、該演算において、実行すべき演算数
（ベクトル要素数）を保持するベクトル長レジス
タと呼ばれる記憶手段に、予じめ実行すべきベク
トル要素数が命令で設定されたあと、ベクトル演
算が実行される。ベクトル演算ユニツトはベクト
ル長レジスタに設定された回数だけの命令で指定
された演算がベクトルレジスタから次々と読み出
したベクトル要素に対して実行され、演算結果が
ベクトルレジスタまたは主記憶装置に順次格納さ
れる。
する前に、該演算において、実行すべき演算数
（ベクトル要素数）を保持するベクトル長レジス
タと呼ばれる記憶手段に、予じめ実行すべきベク
トル要素数が命令で設定されたあと、ベクトル演
算が実行される。ベクトル演算ユニツトはベクト
ル長レジスタに設定された回数だけの命令で指定
された演算がベクトルレジスタから次々と読み出
したベクトル要素に対して実行され、演算結果が
ベクトルレジスタまたは主記憶装置に順次格納さ
れる。
このとき、FORTRAN等で書かれた元々のベ
クトル演算を実行するべきループのループ長
（Ｎ）が前記最大ベクトル長（MVL）を超えてい
る場合には、このループを複数個に分割して、１
回のベクトル演算が最大ベクトル長を超えないよ
うにして、複数回、該ベクトル演算が実行され
る。この結果、ループ長（Ｎ）＞最大ベクトル長
（MVL）なるループのベクトル化が行われてい
る。すなわち、ループ長（Ｎ）≦最大ベクトル長
（MVL）ならばループ長（Ｎ）がベクトル長レジ
スタにセツトされてベクトル演算が実行される。
ループ長（Ｎ）＞最大ベクトル長（MVL）なら
ば、ループを〔（Ｎ−１）／MVL〕＋１個に分割
し、（Ｎ−１）／MVLの余りに１を加えた値が、
まずベクトル長レジスタにセツトされて第１回目
のベクトル演算が実行される。次は最大ベクトル
長（MVL）がベクトル長レジスタにセツトされ
て、残りの〔（Ｎ−１）／MVL〕回のベクトル演
算が実行される。（〔ｘ〕はｘを超えない最大の整
数。）このようにしてループ長（Ｎ）＞最大ベクト
ル長（MVL）なるループは、最大ベクトル長を
固定長とするベクトルレジスタを持つベクトル処
理装置においてもベクトル化できる。このとき
CRAY−１のような従来装置では、ベクトルレ
ジスタの最大長が固定であるのみならず、定数と
して、オブジエクトプログラム中で設定しておく
必要がある。このことは、例えば、将来、VLSI
技術等で高速大容量の記憶素子が実現されると、
より大容量のベクトルレジスタを処理装置内に備
えることが可能となり、このとき必然的に、ベク
トルレジスタの最大長も大きくなる。
クトル演算を実行するべきループのループ長
（Ｎ）が前記最大ベクトル長（MVL）を超えてい
る場合には、このループを複数個に分割して、１
回のベクトル演算が最大ベクトル長を超えないよ
うにして、複数回、該ベクトル演算が実行され
る。この結果、ループ長（Ｎ）＞最大ベクトル長
（MVL）なるループのベクトル化が行われてい
る。すなわち、ループ長（Ｎ）≦最大ベクトル長
（MVL）ならばループ長（Ｎ）がベクトル長レジ
スタにセツトされてベクトル演算が実行される。
ループ長（Ｎ）＞最大ベクトル長（MVL）なら
ば、ループを〔（Ｎ−１）／MVL〕＋１個に分割
し、（Ｎ−１）／MVLの余りに１を加えた値が、
まずベクトル長レジスタにセツトされて第１回目
のベクトル演算が実行される。次は最大ベクトル
長（MVL）がベクトル長レジスタにセツトされ
て、残りの〔（Ｎ−１）／MVL〕回のベクトル演
算が実行される。（〔ｘ〕はｘを超えない最大の整
数。）このようにしてループ長（Ｎ）＞最大ベクト
ル長（MVL）なるループは、最大ベクトル長を
固定長とするベクトルレジスタを持つベクトル処
理装置においてもベクトル化できる。このとき
CRAY−１のような従来装置では、ベクトルレ
ジスタの最大長が固定であるのみならず、定数と
して、オブジエクトプログラム中で設定しておく
必要がある。このことは、例えば、将来、VLSI
技術等で高速大容量の記憶素子が実現されると、
より大容量のベクトルレジスタを処理装置内に備
えることが可能となり、このとき必然的に、ベク
トルレジスタの最大長も大きくなる。
しかし、従来装置では、最大ベクトル長がオブ
ジエクトプログラム中に定数として設定されてい
るので、より小容量のベクトルレジスタ用に作ら
れた従来のプログラムを再コンパイルすることな
く大容量ベクトルレジスタを有効に利用すること
はできない。また、ベクトル処理装置を製品化す
る場合に、性能／価格比を最適に、ユーザに、よ
り適した製品とするために、ベクトルレジスタの
容量により複数個のモデルを設定する場合もあ
る。このときモデル間で、最大ベクトル長が通常
は異なるが、従来装置では前記同様、最大ベクト
ル長（MVL）が定数となつているため、モデル
間のオブジエクトレベルの互換性がない、という
欠点がある。
ジエクトプログラム中に定数として設定されてい
るので、より小容量のベクトルレジスタ用に作ら
れた従来のプログラムを再コンパイルすることな
く大容量ベクトルレジスタを有効に利用すること
はできない。また、ベクトル処理装置を製品化す
る場合に、性能／価格比を最適に、ユーザに、よ
り適した製品とするために、ベクトルレジスタの
容量により複数個のモデルを設定する場合もあ
る。このときモデル間で、最大ベクトル長が通常
は異なるが、従来装置では前記同様、最大ベクト
ル長（MVL）が定数となつているため、モデル
間のオブジエクトレベルの互換性がない、という
欠点がある。
本発明の目的は上述の欠点を解決し、ベクトル
レジスタの容量が異なるモデル間のオブジエクト
レベルの互換性を与えるようにしたベクトル処理
装置を提供することにある。
レジスタの容量が異なるモデル間のオブジエクト
レベルの互換性を与えるようにしたベクトル処理
装置を提供することにある。
本発明の処理装置は、命令およびオペランドを
記憶する主記憶装置と、命令でアクセス可能な少
なくとも１個以上のスカラレジスタと、順序づけ
られた複数個のベクトル要素をそれぞれ保持する
複数個のベクトルレジスタと、該ベクトルレジス
タの内容を演算する少なくとも一つ以上の演算ユ
ニツトと、該演算ユニツトが実行すべき演算要素
数を保持する少なくとも一つ以上のベクトル長一
保持手段とを備えたベクトル処理装置において、
前記ベクトルレジスタの保持しうる最大ベクトル
長は２のべき乗の長さであり、（最大のベクトル
長−１）の値を記憶し、かつ、外部から設定可能
な最大ベクトル長記憶手段と、該最大ベクトル長
記憶手段からの読出し命令検出に応答して、該最
大ベクトル長記憶手段の内容を、前記スカラレジ
スタまたは主記憶装置に読出す制御手段とを備え
たことを特徴とする。
記憶する主記憶装置と、命令でアクセス可能な少
なくとも１個以上のスカラレジスタと、順序づけ
られた複数個のベクトル要素をそれぞれ保持する
複数個のベクトルレジスタと、該ベクトルレジス
タの内容を演算する少なくとも一つ以上の演算ユ
ニツトと、該演算ユニツトが実行すべき演算要素
数を保持する少なくとも一つ以上のベクトル長一
保持手段とを備えたベクトル処理装置において、
前記ベクトルレジスタの保持しうる最大ベクトル
長は２のべき乗の長さであり、（最大のベクトル
長−１）の値を記憶し、かつ、外部から設定可能
な最大ベクトル長記憶手段と、該最大ベクトル長
記憶手段からの読出し命令検出に応答して、該最
大ベクトル長記憶手段の内容を、前記スカラレジ
スタまたは主記憶装置に読出す制御手段とを備え
たことを特徴とする。
次に本発明について、図面を参照して詳細に説
明する。
明する。
第１図を参照すると、本発明の一実施例では８
個のベクトルレジスタ１を備え、各ベクトルレジ
スタ１は０番地から63番地までの順序付けられた
64個のベクトル要素を保持することができるの
で、最大ベクトル長（MVL）は64である。各ベ
クトルレジスタ１は加減算器などの演算ユニツト
３に接続されている。ベクトル長レジスタ（VL）
２は、各演算ユニツト３が実行すべきベクトル演
算要素数を保持するレジスタであり、演算ユニツ
ト３に接続されている。前記レジスタ２は命令で
内容を設定することができ、本実施例ではスカラ
レジスタ４を通して内容が設定される。
個のベクトルレジスタ１を備え、各ベクトルレジ
スタ１は０番地から63番地までの順序付けられた
64個のベクトル要素を保持することができるの
で、最大ベクトル長（MVL）は64である。各ベ
クトルレジスタ１は加減算器などの演算ユニツト
３に接続されている。ベクトル長レジスタ（VL）
２は、各演算ユニツト３が実行すべきベクトル演
算要素数を保持するレジスタであり、演算ユニツ
ト３に接続されている。前記レジスタ２は命令で
内容を設定することができ、本実施例ではスカラ
レジスタ４を通して内容が設定される。
本実施例のベクトル処理装置では命令が主記憶
装置５から読み出され、命令レジスタ６に設定さ
れ、デコーダ１０で解読される。該命令がベクト
ル演算命令であると解読結果が適当な演算ユニツ
ト３に送出される。該演算ユニツト３では、命令
で指定されたベクトルレジスタ１からのベクトル
要素が順次読み出され、指定された演算が実行さ
れて、演算結果のベクトル要素が次々とベクトル
レジスタ１に格納される。このとき実行されるベ
クトル演算数は予じめベクトル長（VL）レジス
タに設定されている回数だけ実行される。
装置５から読み出され、命令レジスタ６に設定さ
れ、デコーダ１０で解読される。該命令がベクト
ル演算命令であると解読結果が適当な演算ユニツ
ト３に送出される。該演算ユニツト３では、命令
で指定されたベクトルレジスタ１からのベクトル
要素が順次読み出され、指定された演算が実行さ
れて、演算結果のベクトル要素が次々とベクトル
レジスタ１に格納される。このとき実行されるベ
クトル演算数は予じめベクトル長（VL）レジス
タに設定されている回数だけ実行される。
スカラ演算やアドレス計算に使用するスカラレ
ジスタ４は16個あり、32ビツトの長さを持ち、ベ
クトルレジスタ１同様、演算ユニツト３に接続さ
れている。
ジスタ４は16個あり、32ビツトの長さを持ち、ベ
クトルレジスタ１同様、演算ユニツト３に接続さ
れている。
第１図の最大ベクトル長レジスタ（MVR）７
は、前記ベクトルレジスタ１の（最大ベクトル長
−１）の値を保持するレジスタであり、本実施例
では、最大ベクトル長は64なので“63”が固定的
に設定されている。設定手段８は第１図に示した
ようにジヤンパ線スイツチであつてもよく、ある
いは保守・診断用のサービスプロセツサ（SVP）
でもよい。このような設定手段８以外に、スキヤ
ンパスのような特別なパスを通して設定してもよ
く、ベクトルレジスタの構成によつて、一意に定
まる値が設定される。なお、最大ベクトル長レジ
スタ７の値を（MVL−１）と設定したのは、２
のべき乗の除算の余りを求めるのに都合がよいか
らである。
は、前記ベクトルレジスタ１の（最大ベクトル長
−１）の値を保持するレジスタであり、本実施例
では、最大ベクトル長は64なので“63”が固定的
に設定されている。設定手段８は第１図に示した
ようにジヤンパ線スイツチであつてもよく、ある
いは保守・診断用のサービスプロセツサ（SVP）
でもよい。このような設定手段８以外に、スキヤ
ンパスのような特別なパスを通して設定してもよ
く、ベクトルレジスタの構成によつて、一意に定
まる値が設定される。なお、最大ベクトル長レジ
スタ７の値を（MVL−１）と設定したのは、２
のべき乗の除算の余りを求めるのに都合がよいか
らである。
第１図において、主記憶装置５から命令レジス
タ６に命令が取出され、該命令が最大ベクトル長
レジスタ７からスカラレジスタ４への読み出し命
令であると命令のビツト８−11で指定されるスカ
ラレジスタ４の内容が選択回路９によつて選択さ
れる。そのあとで最大ベクトル長レジスタ７の内
容が信号線ｌを介して選択されたスカラレジスタ
４にロードされる。本実施例では最大ベクトル長
レジスタ７の内容はスカラレジスタ４に読み出さ
れるものとしたが、最大ベクトル長レジスタ７の
内容を主記憶装置５に直接転送するよう構成して
もよい。
タ６に命令が取出され、該命令が最大ベクトル長
レジスタ７からスカラレジスタ４への読み出し命
令であると命令のビツト８−11で指定されるスカ
ラレジスタ４の内容が選択回路９によつて選択さ
れる。そのあとで最大ベクトル長レジスタ７の内
容が信号線ｌを介して選択されたスカラレジスタ
４にロードされる。本実施例では最大ベクトル長
レジスタ７の内容はスカラレジスタ４に読み出さ
れるものとしたが、最大ベクトル長レジスタ７の
内容を主記憶装置５に直接転送するよう構成して
もよい。
次に、最大ベクトル長レジスタ７の内容を主記
憶制御装置１１を通して主記憶装置５に転送する
よう構成した第２の実施例を第２図を参照して詳
細に説明する。この場合、最大ベクトル長レジス
タ７の内容を転送するよう指示した命令のビツト
12−31では主記憶装置５のアドレスを指定する。
憶制御装置１１を通して主記憶装置５に転送する
よう構成した第２の実施例を第２図を参照して詳
細に説明する。この場合、最大ベクトル長レジス
タ７の内容を転送するよう指示した命令のビツト
12−31では主記憶装置５のアドレスを指定する。
第３Ａ図は第１図に示した実施例による
FORT−RANのDOループのベクトル制御部分の
ソースプログラムを示し、第３Ｂ図はそのオブジ
エクトプログラムを示す。第３Ｂ図において←は
右辺の内容を左辺の記憶手段に設定（ロード）す
ることを示す。
FORT−RANのDOループのベクトル制御部分の
ソースプログラムを示し、第３Ｂ図はそのオブジ
エクトプログラムを示す。第３Ｂ図において←は
右辺の内容を左辺の記憶手段に設定（ロード）す
ることを示す。
第３Ｂ図においてステツプ(1)では第３Ａ図に示
したソースプログラムのループ長Ｎがスカラレジ
スタＳ１にロードされている。ステツプ(2)ではベ
クトルレジスタの最大ベクトル長、すなわち最大
ベクトル長レジスタの内容である“63”がスカラ
レジスタＳ２にロードされる。ステツプ(3)では数
値Ｎ−１がレジスタＳ３にＡロードされている。
ステツプ(4)ではスカラレジスタＳ２の内容に１が
加えられ、最大ベクトル長（MVL）が求められ
る。ステツプ(5)ではスカラレジスタＳ３およびＳ
２のそれぞれの内容の論理積がとられてスカラレ
ジスタＳ５にロードされる。ステツプ(3)からステ
ツプ(5)の一連の処理では通常、最大ベクトル長
（MVL）は２のべき乗であることを利用して（Ｎ
−１）／MVLの剰余が求められる。ステツプ(6)
では前記剰余に、１が加えられて、加算結果がス
カラレジスタＳ６にロードされる。本実施例で
は、アドレス情報はバイトを単位としており、か
つ、一つのベクトルデータは４バイト長である。
従つてステツプ(7)ではスカラレジスタＳ６の内容
が２ビツト左にシフト、すなわち、４倍されてい
る。これは、ループを分割したときのベクトル要
素間の距離が求められていることに相当する。ス
テツプ(8)ではステツプ(7)と同様最大ベクトル長時
のベクトル要素間の距離が求められる。ステツプ
(9)では最初のベクトル要素の相対ベースアドレス
がセツトされている。ここまでが第３Ａ図のDO
ループの前処理部分である。
したソースプログラムのループ長Ｎがスカラレジ
スタＳ１にロードされている。ステツプ(2)ではベ
クトルレジスタの最大ベクトル長、すなわち最大
ベクトル長レジスタの内容である“63”がスカラ
レジスタＳ２にロードされる。ステツプ(3)では数
値Ｎ−１がレジスタＳ３にＡロードされている。
ステツプ(4)ではスカラレジスタＳ２の内容に１が
加えられ、最大ベクトル長（MVL）が求められ
る。ステツプ(5)ではスカラレジスタＳ３およびＳ
２のそれぞれの内容の論理積がとられてスカラレ
ジスタＳ５にロードされる。ステツプ(3)からステ
ツプ(5)の一連の処理では通常、最大ベクトル長
（MVL）は２のべき乗であることを利用して（Ｎ
−１）／MVLの剰余が求められる。ステツプ(6)
では前記剰余に、１が加えられて、加算結果がス
カラレジスタＳ６にロードされる。本実施例で
は、アドレス情報はバイトを単位としており、か
つ、一つのベクトルデータは４バイト長である。
従つてステツプ(7)ではスカラレジスタＳ６の内容
が２ビツト左にシフト、すなわち、４倍されてい
る。これは、ループを分割したときのベクトル要
素間の距離が求められていることに相当する。ス
テツプ(8)ではステツプ(7)と同様最大ベクトル長時
のベクトル要素間の距離が求められる。ステツプ
(9)では最初のベクトル要素の相対ベースアドレス
がセツトされている。ここまでが第３Ａ図のDO
ループの前処理部分である。
ステツプ(10)ではスカラレジスタＳ６の内容がベ
クトル長レジスタ２にロードされる。スカラレジ
スタＳ６の内容は前記（Ｎ−１）／MVLの剰余
＋１または最大ベクトル長（MVL）のいずれか
である。ステツプ（11）では次のループの繰返し
のために、ベクトルの相対ベースアドレスが求め
られる。ステツプ（12）ではループ間のベクトル
要素間距離がスカラレジスタＳ７に移送される。
ステツプ（13）ではスカラレジスタＳ１の内容か
らスカラレジスタＳ６の内容が差し引かれて演算
すべき残りのベクトル要素数が求められている。
ステツプ（14）ではスカラレジスタＳ４の内容、
すなわち、最大ベクトル長MVLがスカラレジス
タＳ６に移送されている。ステツプ（15）では演
算すべき残りのベクトル要素があるかどうかが判
定され残りがあればLOOPへ分岐してさらにルー
プが繰返される。
クトル長レジスタ２にロードされる。スカラレジ
スタＳ６の内容は前記（Ｎ−１）／MVLの剰余
＋１または最大ベクトル長（MVL）のいずれか
である。ステツプ（11）では次のループの繰返し
のために、ベクトルの相対ベースアドレスが求め
られる。ステツプ（12）ではループ間のベクトル
要素間距離がスカラレジスタＳ７に移送される。
ステツプ（13）ではスカラレジスタＳ１の内容か
らスカラレジスタＳ６の内容が差し引かれて演算
すべき残りのベクトル要素数が求められている。
ステツプ（14）ではスカラレジスタＳ４の内容、
すなわち、最大ベクトル長MVLがスカラレジス
タＳ６に移送されている。ステツプ（15）では演
算すべき残りのベクトル要素があるかどうかが判
定され残りがあればLOOPへ分岐してさらにルー
プが繰返される。
この実施例においては、第３Ｂ図から明らかな
ように、ベクトルレジスタの保持しうる最大ベク
トル長を定数とするオブジエクトプログラムとは
なつていないので、ベクトルレジスタの最大長が
異なるモデルであつても、同一のオブジエクトプ
ログラムが使用できる。
ように、ベクトルレジスタの保持しうる最大ベク
トル長を定数とするオブジエクトプログラムとは
なつていないので、ベクトルレジスタの最大長が
異なるモデルであつても、同一のオブジエクトプ
ログラムが使用できる。
発明の効果
本発明には外部へから設定可能なベクトルレジ
スタの保持しうる最大ベクトル長を記憶する手段
を設け、該記憶手段の内容を命令によつて、プロ
グラムに見えるレジスタもしくは主記憶に読み出
すように構成することにより、ベクトル長が異な
るベクトルレジスタを有するベクトル処理装置間
でオブジエクトレベルの互換性をプログラムに与
えるという効果がある。
スタの保持しうる最大ベクトル長を記憶する手段
を設け、該記憶手段の内容を命令によつて、プロ
グラムに見えるレジスタもしくは主記憶に読み出
すように構成することにより、ベクトル長が異な
るベクトルレジスタを有するベクトル処理装置間
でオブジエクトレベルの互換性をプログラムに与
えるという効果がある。
第１図は本発明の一実施例を示す図、第２図は
本発明の他の実施例を示す図、第３Ａ図は
FORT−RANのDOループのループ制御部分のコ
ーデイング例を示す図および第３Ｂ図は本発明に
よる場合の第３Ａ図のソースプログラムに対応す
るオブジエクトプログラムの例を示す図である。 １……ベクトルレジスタ、２……ベクトル長レ
ジスタ、３……演算ユニツト、４……スカラレジ
スタ、５……主記憶装置、６……命令レジスタ、
７……最大ベクトル長レジスタ、８……設定手
段、９……選択回路、１０……デコーダ、１１…
…主記憶制御装置。
本発明の他の実施例を示す図、第３Ａ図は
FORT−RANのDOループのループ制御部分のコ
ーデイング例を示す図および第３Ｂ図は本発明に
よる場合の第３Ａ図のソースプログラムに対応す
るオブジエクトプログラムの例を示す図である。 １……ベクトルレジスタ、２……ベクトル長レ
ジスタ、３……演算ユニツト、４……スカラレジ
スタ、５……主記憶装置、６……命令レジスタ、
７……最大ベクトル長レジスタ、８……設定手
段、９……選択回路、１０……デコーダ、１１…
…主記憶制御装置。
Claims (1)
- 【特許請求の範囲】 １ 命令およびオペランドを記憶する主記憶装置
と、命令でアクセス可能な少なくとも１個以上の
スカラレジスタと、順序づけられた複数個のベク
トル要素をそれぞれ保持する複数個のベクトルレ
ジスタと、これらベクトルレジスタの内容を演算
する少なくとも一つ以上の演算ユニツトと、該演
算ユニツトが実行すべき演算要素数を保持する少
なくとも一つ以上のベクトル長保持手段とを備え
たベクトル処理装置において、 前記ベクトルレジスタの保持しうる最大ベクト
ル長は２のべき乗であり、該最大ベクトル長から
１だけ減算した値を記憶し、かつ、外部から設定
可能な最大ベクトル長記憶手段と、該最大ベクト
ル長記憶手段からの読出し命令検出に応答して、
該最大ベクトル長記憶手段の内容を前記スカラレ
ジスタに読出す制御手段とを備えたことを特徴と
するベクトル処理装置。 ２ 特許請求の範囲第１項記載のベクトル処理装
置において、前記最大ベクトル長記憶手段からの
読出し命令検出に応答して、前記最大ベクトル長
記憶手段の内容を前記主記憶装置に読出す制御手
段を備えたことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14357584A JPS6123272A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14357584A JPS6123272A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123272A JPS6123272A (ja) | 1986-01-31 |
| JPH0319983B2 true JPH0319983B2 (ja) | 1991-03-18 |
Family
ID=15341925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14357584A Granted JPS6123272A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123272A (ja) |
-
1984
- 1984-07-11 JP JP14357584A patent/JPS6123272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123272A (ja) | 1986-01-31 |
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