JPS6123434A

JPS6123434A - 誤り訂正回路

Info

Publication number: JPS6123434A
Application number: JP59142257A
Authority: JP
Inventors: Shinji Tetsuya; 信二鉄谷; Tetsuji Yamamoto; 山本　哲二; Hiroshi Ochi; 宏越智; Asao Watanabe; 渡辺　朝雄; Shigehisa Kitani; 木谷　茂寿
Original assignee: Canon Inc; Nippon Telegraph and Telephone Corp
Current assignee: Canon Inc; NTT Inc
Priority date: 1984-07-11
Filing date: 1984-07-11
Publication date: 1986-01-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野１本発明は、同期符号の検出機構を備えた誤り訂正回路に
関し、例えば、超高速ファクシミリの高速チャンネル用
送受信部などに好適なものである。

［従来技術１最近では衛星や光ケーブルを使用した広帯域通信回線の
研究が進められているが、冗長度抑圧符号化を行う場合
、画像の高品質を維持するには誤り訂正を行う必要があ
る。誤り訂正を行う制御方式としては、誤りフレームを
再送する方式があるが、例えば衛星通信でｔ）往復的０
．６秒の遅延があるため、誤りフレームを再送する時間
が画面伝送時間に対して無視できず、伝送効率が悪くな
るという欠点があった。

次に、第１図にデータ送受信装置の一例を示す。本装置
は、電話回線を用いてデータの送受を行うことを想定し
たものである。

まず、送信すべきデータの処理についてその概略を説明
する。送信しようとするデジタルデータＴＤＡＴＡ２は
送信シンドロームレジスタＴＳＲに送られ、ゲート信号
Ｇ１に応答して所定ビットの誤り訂正符号が付加される
。そのデータはマルチプレクサＭＰＸ４を介して第１メ
モリ旧または第２メモリＭ２のいずれかに送られ、標準
配列からインターリーブ配列に変換（縦横変換）するた
めの蓄積がなされる。そして、マルチプレクサＭＰＸ５
を介して所定の順序で読み出されたインターリーブ配列
のデータは同期符号付加回路ＳＹＮに送られ、先頭に同
期符号が付加される。ここで、第１メモリＭｌおよび第
２メモリＭ２への書き込み、あるいは、これらメモリか
らの読み出しはそれぞれ独立して作動する第１アドレス
カウンタＡｃｔおよび第２アドレスカウンタＡＣ２によ
るアドレス指定の下に行われる。

一方、回線を介して伝送されてきたデータは、所定の処
理を受けた後に受信データＲＤＡＴＡＩとして同期符号
検出回路ＤＥＴに導入される。次いで、同期符号の検出
に応答してタイミング信号発生回路ＧＥＮが付勢され、
各種メモリのアドレス制御ならびに誤り訂正動作に必要
なタイミング制御が行われる。そして、送信時とは逆に
インターリーブ配列から標準配列に戻すために、メモリ
Ｍｌ、　Ｍ２への格納およびこれらメモリからの読み出
しが行われる。

標準配列に戻されたデータは第３メモリＭ３および誤り
位置検出回路ＥＤＥＴに導入される。その結果として得
られたシンドローム（群）に基づいて、該当するビット
の反転が排他的論理和回路ＥＸＯＲにより行われ、訂正
後のデータＲＤＡＴＡ２が得られる。

上述した第３メモリのアドレスは、第３アドレスカウン
タＡＣ３により指定される。また、シンドロームレジス
タ　（図示せず）をクリアし、あるいは、結果として得
られたシンドロームをラッチするための制御信号はタイ
ミング信号発生回路ＧＥＮから与えられる。

このように、従来技術に係る装置にあっては、２個のイ
ンターリーブ用アドレスカウンタ、誤り訂正用メモリの
アドレスカウンタ、タイミング信号発生回路等をそれぞ
れ独立のハードウェアとして保持する必要があった。そ
の結果、装置全体の規模を大型化しなければならないと
いう欠点がみられた。

また、受信信号に含まれている同期符号を確実に誤りな
く検出するためには、検出回路自体の構成がより複雑に
なってしまうという不都合があり、この点に関しても装
置全体の簡略化が望まれているところである。

更に、制御タイミングの変更その他社様の変更などが生
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
っていた。

［目的］本発明の目的は、上述の点に鑑み、同期符号の検出機構
を改良して装置全体の規模を縮小すると共に、装置１回
線等の仕様変更などにも十分に対処し得るようにした誤
り訂正回路を提供することにある。

かかる目的を達成するために、本発明では同期符号の検
出機構を備えた誤り訂正回路において、受信データ列中
における同期符号を検出する検出手段と、検出手段から
の出力信号に応答して所定周期ごとにキャリー信号を送
出する計数手段と、キャリー信号の送出と同期符号の検
出とが所定回数だけ一致して生じたときに同期の確立を
判定する判定手段とを具備する。

以下、図面を参照して本発明の詳細な説明する。

［実施例１第２図は、本発明を適用した高速ファクシミリの送受信
部を示すブロック図である。ここで、ＴＤＡＴＡ２は送
信すべき　１２０ビツト長のデータ、２は７ビツトの誤
り訂正符号（ハミング符号）を各データの最後に付加す
るための送信シンドロームレジスタ、４はマルチプレク
サ、ＭｌおよびＭ２はそれぞれ１２７Ｘ　１Ｂビツトの
メモリである。また、１０はマルチプレクサ、１２はイ
ンターリーブ配列されたデータに３２ビツトの同期符号
を付加する同期符号付加回路である。

１４は回線側から送られてくる受信データＲＤＡＴＡＩ
を逐次取り込むための３２ビツトシフトレジスタ、１８
はシフトレジスタ１４の内容を監視して同期符号（フラ
グ）を検出するフラグ検出器、１８はフラグ検出に応答
してブロック同期カウンタ２０を初期化する同期回路、
ＲＯ旧〜ＲＯＭ３はブロック同期カウンタの計数出力値
ならびにマイクロプロセッサ（図示せず）から送出され
る送受切換信号Ｔ／Ｒをアドレスとして入力する読み出
し専用メモリである。

Ｍ３はディンターリーブ配列（インターリーブ配列から
標準配列に戻された配列）されたデータを蓄積する１２
７　ビットのメモリ、２２はメモリＭ３と同じデータを
導入してシンドロームを決定するための受信シンドロー
ムレジスタ、２４は決定されたシンドロームを一時的に
保持しておくラッチ回路、ＲＯＭ４はラッチ回路２４の
出力をアドレスとして誤りビット位置（メモリＭ３のア
ドレス）を出力する読み出し専用メモリである。２８は
メモリＭ３と同一のビット位置（アドレス）情報を導入
し、ＲＯＭ４の出力と一致した場合には、当該ビット位
置の内容を反転させるための排他的論理和ゲート２８に
論理「１」信号を送出する比較器である。

次に、本実施例の動作を説明する。

まず、送信時には、ＲＯＭＩ　−ＲＯＭ３から送出され
るゲート信号ＧＡＴＥＩに応答して送信すべきデータ（
１２０ピツ）　）ＴＤＡＴＡ２のクロックが停止され、
７ビツトの誤り訂正符号が付加される。これにより、受
信側では１２０ビツトのデータ中１ビットのデータ誤り
を訂正することが可能となる。

１２７ビツトのデータはマルチプレクサ４を介しメモリ
Ｎ１またはに２のいずれかにストアされる。これらメモ
リは標準のデータ配列からインターリブ配列に変換する
ためのメモリであり、第３図に示すように、メモリの縦
（Ｘ）方向に１２７ビツト単位で順次記憶されていく。

そして、読み出し時に　　　　、１、よ、横６．）方＠
　４：　１８　ｅ　−／　）単位ア１工読つ出。ゎ　　
　　ｌる。このことにより、標準配列からインターリー
ブ配列への変換が行われる。これとは逆に受信側では、
受信データは横（Ｙ）方向に書き込まれ、読み出し時に
は縦（Ｘ）方向に読み出されて、再び標準配列のデータ
が得られる。

このようにインターリブ配列とすることによって、回線
伝送時に生じる１６ビツト以下のバースト誤りを訂正す
ることが可能となる。かかる理論は周知のことであるの
で詳細な説明は省略する。

上述のメモリ旧、に２は、ＲＯＭ　１〜ＲＯＭ３から送
出されるＭｌ／Ｍ２切換信号に応じて２０３２（１８Ｘ
１２７）ビット毎に切換えられる。かくして、一方のメ
モリ旧またはＭ２に書き込みが行われている間、他方の
メモリからはマルチプレクサ１０を介して同期符号付加
回路１２へのデータ送出が行われる。なお、上述のマル
チプレクサ４およびｌＯは送受切換信号Ｔ／Ｈによって
も、その接続順序を変更するよう予め構成されている。

マルチプレクサ１０を介して読み出された送信データは
、第４図に示す如く、４０６４ビツトごとに３２ビツト
の同期符号が付加されて回線側に送出される。ここで、
同期符号付加回路１２に導入される同期符号オヨびケー
　ト（ｉ号ＧＡＴＥ３　ハ、ＲＯＭＩ　〜ＲＯＭ３から
送出される信号である。

次に、回線側からデータを受信した場合の誤り訂正動作
について説明する。

受信データＲＤＡＴＡＩはシフトレジスタ（３２ビツト
）１４に逐次導入されると、フラグ検出器１Ｂによって
、その３２ビツトがフラグ（同期符号）と一致している
か否かのチェックを受ける。そして、同期符号（３２ビ
ツト）が検出されると、４０８Ｂ進カウンタであるブロ
ック同期カウンタ２０は同期回路１８によって初期化（
リセット）される。しかし、データ中の３２ビツトが偶
然同期符号と一致する場合もあり得る。そこで、次にブ
ロック同期カウンタ２０からキャリーが発せられるタイ
ミングと、次の同期符号の検出タイミングが一致してい
るか否かがチェックされる。

かかるタイミングの一致が数回束じた場合には同期がと
れたものと判定され、ブロック同期カウンタ２０の計数
値θ〜４０８５を基準として、受信データの処理タイミ
ングが全て制御されることになる、従って、２０３２（
１８Ｘ　１２７）ビットごとにメモリ旧、　Ｍ２を切換
えると共に、１６番地飛びごとのアドレスを発生するた
めのハードウェアは不要となる。

シフトレジスタ１４を通過した受信データは同期符号（
３２ビツト）を除去され、マルチプレクサ４を介してメ
モリ旧、　Ｍ２のいずれか一方に記憶される。すなわち
、受信データはインターリブ配列となっているので、メ
モリ旧、　Ｍ２からの読み出し順序を変更することによ
り、標準配列への復帰がなされる。

このように、送信時とは逆の動作により１２７ビツト単
位のデータが読み出されると、マルチプレクサ１０を介
してメモリＭ３および受信シンドロームレジスタ２２に
導入される。

１２７ビツトのデータ全てがメモリＭ３に格納された時
点においてシンドロームが確定されるので、ラッチ回路
２４はシンドロームラッチ信号（ＲＯ旧〜ＲＯＭ３から
送出される）に応答して当該シンドロームを保持する。

ラッチされた上記シンドロームをアドレスとするＲＯＭ
４からは、メモリＮ３中の誤りビットアドレスを出力す
る。そして、次の１２７ビツトデータがメモリＮ３に導
入されると同時に、メモリＭ３からは直前のデータが読
み出される。このとき、メモリＭ３のアドレス指定信号
は比較器２６にも同時に供給されているので、誤りの生
じているビットアドレスからデータが読み出されると同
時に、比較器２８から論理レベルｒｌＪの信号が送出さ
れる。その結果、誤りの生じているビットの内容が反転
され、訂正が行われる。

誤りがない場合、すなわちシンドロームが零の場合には
、使用されていないアドレス（零番地）がＲＯＭ４から
出力されるので、比較器４から反転用出力が送出される
ことはない。

上述したＲＯＭＩ〜ＲＯＭ３の果たす機能について列挙
すると１次のとおりである。

■　ＸアドレスおよびＹアドレスを送出する。ここで、
Ｘアドレスが１．２．３・・・２０３２と逐次変化して
いる間、Ｙアドレスは１．１７．３３・・・２０３２と
１６飛びに変化する（逆も同様）。

■　２０３２ビット単位でメモリ旧、　Ｍ２の切換信号
をマルチプレクサ４．１０に送出する。

■　ブロック同期信号（３２ビツト）の付加ならびに削
除を制御する。すなわち、同期信号自体の発生ならびに
ＧＡＴＥ３信号の送出を行う。

■　誤り訂正用メモリＭ３に供給するＸアドレス（１〜
１２７まで連続的に変化する）を送出する。

■　受信シンドロームレジスタ２２に関する制御信号を
送出する。すなわち、ＧＡＴ！２信号により受信シンド
ロームレジスタをクリアし、シンドロームラッチ信号に
よりシンドロームララッチする。

■　送信シンドロームレジスタ２にＧＡＴＥＩ信号を供
給し、７ビツトの誤り訂正符号を付加するタイミングを
制御している。

■　送信時の制御タイミングと受信時の制御タイミング
と切換えるためには、送受切換信号Ｔ／Ｈのレベルを変
更するだけでよい。

第５図は、本実施例の同期回路１８（第２図参照）を更
に詳しく示した回路図である。なお、図示したプロセッ
サＣＰＵは同期回路１８に内蔵させてもよい。

また、第６図は第５図にした各部の信号波形を示すタイ
ミング図、第７図はプロセッサＣＰＵが処理すべき制御
手順を示すフローチャートである。

以下、第５図および第６図を参照して同期符号の検出動
作について説明する。但し、その概略動作については既
に第２図に関して述べであるので、以下、重要な部分に
ついての記述に留める。

プロセッサＣＰ■から同期スタートパルス（同期ＳＴ）
が送出されると、フリップフロップ（以下Ｆ／Ｆと略す
）　Ｆ／Ｆ　３−Ｑが°’Ｈ”（ハイレベル）になり、
同期中モードに入る。このとき、入力データＲＤＡＴＡ
Ｉ中にフラグ（同期符号）が検出されるとＦ／Ｆ３−Ｑ
はリセットされ、同時にブロック同期カウンタ２０に初
期値がロードされる。

ブロック同期カウンタ２ｏから構成される装置リー（Ｃ
ａｒｒｙ）の送出間隔はフラグの到来する間隔と等しく
設定されているので、次のフラグが到来する時に再びキ
ャリーが送出されるはずである。

すなわち、この場合には同期状態となり、プロセ−，４
ｊ−ＣＰＵ４：対する割込み信号ＩＮＴ（Ｆ／Ｆｌ−Ｑ
　）が生じると同時に、同期状態信号（ＦＬＡＧ　　Ｆ
ＩＴ）が１１ＨＩＩになる。一方、ブロック同期カウン
タ２０から再びキャリーが送出された時点にフラグが到
達Ｌ　ｆｔ　４ｔ　ｈば、信号ＦＬＡＧ　ＦＩＴは°’
Ｌ”（ｏ−レベル）のままを保持するので、同期はずれ
状態とみなされる。

第７図示の制御フローチャートを用いて同期制御を説明
すると、次のとおりである。

プロセッサＣＰＵは割込み信号ＩＮＴを受信して同期制
御を開示する。そして、同期はずれが連続Ｎ回生じると
（ステップＳ１．５２．　Ｓ３）　、同期スタートパル
スを出力する。

同様に、通信開始時にＮ回連続して同□期があった場合
には、はじめて同期が確立したものとみなして（ステッ
プＳ４　、！１１５）受信を開始する。

その後、リセットパルスを送出して初期状態に戻す（ス
テップＳ８）。

［効果１以上説明したとおり、本発明によれば、同期符号検出回
路を改良して確実に作動し得るよう構成すると共に、プ
ロセッサを用いて制御を行っているので、回路構成を大
幅に削減することが可能となる。

また、誤り訂正動作に関する複雑なタイミング制御をＲ
ＯＭにより行っているので、ＲＱＮの内容を変更するこ
とのみによって各種仕様の変更にも容易に適応すること
ができる。

【図面の簡単な説明】

第１図は従来技術を説明するブロック図、第２図は本発
明の一実施例を示すブロック図、第３図はインターリー
フの概念を説明する図、第４図（Ａ）〜（Ｃ）は本実施
例におけるデー　　　　　）タフオーマットを示す図、第５図は第２図示の同期回路を更に詳細に示した回路図
、第６図は第５図の動作を説明するタイミング図、第７図は同期符号の検出に関する制御手順を示すフロー
チャートである。２・・・送信シンドロームレジスタ、４．１０・・・マルチプレクサ、旧、［２，Ｍ３．・・・メモリ、ＲＯ旧、ＲＯＭ２．ＲＯＭ３．ＲＯＭ４・・・読み出し
専用メモリ、１２・・・同期信号付加回路、１４・・・シフトレジスタ、１Ｂ・・・フラグ検出器、１８・・・同ｗＩ＠路、２０・・・ブロック同期カウンタ。２２・・・受信シンドロームレジスタ、２４・・・ラッ
チ回路、２６・・・比較器、２８・・・排他的論理和回路、ｃｐυ・・・プロセッサ。第３図一一一一一一）γ 送信テ°−タ出力 □

Claims

【特許請求の範囲】同期符号の検出機構を備えた誤り訂正回路において、受信データ列中における同期符号を検出する検出手段と
、前記検出手段からの出力信号に応答して所定周期ごとに
キャリー信号を送出する計数手段と、前記キャリー信号の送出と前記同期符号の検出とが所定
回数だけ一致して生じたときに同期の確立を判定する判
定手段とを具備したことを特徴とする誤り訂正回路。