JPS6123435A - 通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野Ｊ 本発明は、送信されたデータの誤りを受信装置側にて訂
正するようにした誤り訂正回路に関し、例えば、超高速
ファクシミリの高速チャンネル用送受信部などに好適な
ものである。

［従来技術ｌ 最近では衛星や光ケーブルを使用した広帯域通信回線の
研究が進められているが、冗長度抑圧符号化を行う場合
、画像の高品質を維持するには誤り訂正を行う必要があ
る。誤り訂正を行う制御方式としては、誤りフレームを
再送する方式があるが、例えば衛星通信では往復的０．
６秒の遅延があるため、誤りフレームを再送する時間が
画面伝送時間に対して無視できず、伝送効率が悪くなる
という欠点があった。

次に、第１図にデータ送受信装置の一例のブロック図を
示す。本装置は、電話回線を用いてデータの送受を行う
ことを想定したものである。

まず、送信すべきデータの処理についてその概略を説明
する。送信しようとするデジタルデータＴＤＡＴＡ２は
′送信′シンドロームレジスタＴＳＲに送られ、ゲート
信号Ｇｌに応、答して所定ビットの誤り訂正符号が付加
される。そのデータはマルチプレクサＭＰＸ４を介して
第１メモリ旧または第２メモリＭ２のいずれかに送られ
、標準配列からインターリーフ配列に変換（縦横変換）
するための蓄積がなされる。そして、マルチプレクサＭ
ＰＸ５を介して所定の順序で読み出されたインターリー
フ配列のデータは同期符号付加回路ＳＹＨに送られ、先
頭に同期符号が付加される。ここで、第１メモリ旧およ
び第２メモリＭ２への書き込み、あるいは、これらメモ
リからの読み出しはそれぞれ独立して作動する第１アド
レスカウンタＡＣ１および第２アドレスカウンタＡＣ２
によるアドレス指定の下に行われる。

一方、回線を介して伝送されてきたデータは、所定の処
理を受けた後に受信データＲＤＡＴＡＩとして同期符号
検出回路ＤＥＴに導入される０次いで、同期符号の検出
に応答してタイミング信号発生回路ＧＥＮが付勢され、
各種メモリのアドレス制御ならびにｉり訂正動作に必要
なタイミング制御が行われる。そして、送信時とは逆に
、インターリーフ配列から標準配列に戻すためやと、メ
モリ旧、　Ｍ２への格納およびこれらメモリか・らの読
み出しが行われる。

標準配列に戻されたデータは第３メモリＭ３および誤り
位置検出回路ＥＤＥＴに導入される。その結果として得
られたシンドローム（群）に基づいて、該当するビット
の反転が排他的論理和回路ＥＸＯＨにより行われ、訂正
後のデータＲＤ′ＡＴＡ２が得られる。

上述した第３メモリのアドレスは、第３アドレスカウン
タＡＣ３により指定される。また、シンドロームレジス
タ　（図示せず）をクリアし、あるいは、結果として得
られたシンドロームをラッチするための制御信号はタイ
ミング信号発生回路ＧＥＮから与えられる。

このように、従来技術に係る装置にあっては。

２個のインターリーフ用アドレスカウンタ、誤り訂正用
メモリのアドレスカウンタ、タイミング信号発生回路等
をそれぞれ独立のハードウェアとして保持する必要があ
った。その結果、装置全体の規模を大型化しなければな
らないという欠点がみられた。

更に、制御タイミングの変更その他社様の変更などが生
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
ってい、た。

【目的１ 本発明の目的は、上述の点に鑑み、回路の構成を簡略化
して装置全体の規模を縮小すると共に、装置９回線等の
仕様変更などにも十分に対処し得るようにした誤り訂正
口−を提供することにある。

か、かる目的を達成するために、本発明では受信データ
に付加されている同期符号の検出に応答して計数手段を
付勢し、該係数手段の計数値をアドレス入力とする読み
出し専用メモリから各種制御信号を得るよう構成する。

以下、図面を参照して本発明の詳細な説明する。

【実施例１ 第２図は、本発明を適用した高速ファクシミリの送受信
部を示すブロック図である。ここで、ＴＤＡＴＡ２は送
信すべき１２０ビツト長のデータ、２は７ビツトの誤り
訂正符号（ハミング符号）を各データの最後に付加する
ための送信シンドロームレジスタ、４はマルチプレクサ
、旧およびＭ２はそれぞれ１２７Ｘ　ｌｆｉビットのメ
モリである。また、１Ｇはマルチプレクサ、１２はイン
ターリーフ配列されたデータに３２ビツトの同期符号を
付加する同期符号付加回路である。

１４は回線側から送られてくる受信データＲＤＡＴＡ１
を逐次取り込むための３２ビツトシフトレジスタ、１８
はシフトレジスタ１４の内容を監視して同期符号（フラ
グ）を検出するフラグ検出器、１８はフラグ検出に応答
してブロック同期カウンタ２０を初期化する同期回路、
ＲＯに１〜ＲＯＭ３はブロック同期カウンタの計数出力
値ならびにマイクロプロセッサ（図示せず）から送出さ
れる送受切換信号Ｔ／Ｒをアドレスとして入力する読み
出し専用メモリである。

Ｍ３はディンターリーブ配列（インターリーフ配列から
標準配列に戻された配列）されたデータを蓄積する１２
７　ビットのメモリ、２２はメモリＭ３と同じデータを
導入してシンドロームを決定するための受信シンドロー
ムレジスタ、２４は決定されたシンドロームを一時的に
保持しておくラッチ回路、ＲＯＭ４はラッチ回路２４の
出力をアドレスとして誤りビット位置（メモリＭ３のア
ドレス）を出力する読み出し専用メモリである。２Ｂは
メモリＭ３と同一のビット位置（アドレス）情報を導入
し、ＲＯＭ　４の出力と一致した□場合には、当該ビッ
ト位置の内容を反転させるための排他的論理和ゲート２
８に論理「１」信号を送出する比較□器である。

次に、本実施例の動作を説明する。

まず、送信時には、ＲＯ’Ｍ１〜ＲＯＭ３から送出され
るゲート信号ＧＡＴＥＩに応答して送信すべきデータ（
１２０ビツト）ＴＤＡＴＡ２のクロックが停止され、７
ビツトの誤り訂正符号が付加される。これにより、受信
側では１２０ビツトのデータ中１ビットのデータ誤りを
訂正することが可能となる。

１２７ビツトのデータはマルチプレクサ４を介しメモリ
旧またはＭ２のいずれかにストアされる。これらメモリ
は標準のデータ配列からインターリブ配列に変換するた
めのメモリであり、第３図に示すように、メモリの縦（
Ｘ）方向に１２７　ビット単位で順次記憶されていく。

そして、読み出し時には、横（Ｙ）方向に１８ビット単
位で順次読み出される。このことにより、標準配列から
インターリーフ配列への変換が行われる。これとは逆に
受信側では、受信データは横（Ｙ）方向に書き込まれ、
読み出し時には縦（Ｘ）方向に読雇出されて、再び標準
配列のデータが得られる。

このようにインターリブ配列とすることによっ　　　　
　）て、回線伝送時に生じる１８ビツト以下のバースト
誤りを訂正することが可能となる。′かかる理論は周知
のことであるので詳細な説明は省略する。

上述のメモリ旧、　Ｍ２は、ＲＯ旧〜ＲＯ）１３から送
出されるＭｌ／Ｍ２切換信号に応じて２０３２（１８Ｘ
１２？）ビット毎に切換えられる。かくして、一方のメ
モリＭｌまたはＭ２に書き込みが行われ□ている間、他
方のメモリからはマルチプレクサ１０を介して同期符号
付加回路１２へのデータ送出が行われる。なお、上述の
マルチプレクサ４および１０は送受切換信号Ｔ／Ｈによ
っても、その接続順序を変更するよう予め構成されてい
る。

マルチプレクサ１０を介して読み出された送信データは
、第４図に示す如く、４０８４ビツトごとに３２ビツト
の同期符号が付加されて回線側に送出される。ここで、
同期符号付加回路１２に導入される同期符号およびゲー
ト信号０ＡＴｔ３は、ＲＯＩ４１〜ＲＯＭ３から送出さ
れる信号である。

次に、回線側からデータを受信した場合の誤り訂正動作
について説明する。　′ 受信データＲ１）ＡＴＡＩはシフトレジスタ（３２ビツ
ト）１４に逐次導入されると、フラグ検出器！８によっ
て、そのＩＢビットがフラグ（同期符号）と一致してい
るか否かのチェックを受ける。そして、同期符号（３２
ビツト）が検出されると、４０８６進カウンタであるブ
ロック同期′カウンタ２０は同期回路１８によって初期
化（リセット）される。しかし、データ中の３２ビツト
が偶□然同期符号と一致する場合もあり得る。そこで、
次にブロック同期カウンタ２０からキャリーが発せられ
るタイミングと、次の同期符号の゛検出タイミングが一
致しているか否かがチェックされる。

かかるタイミングの一致が数回生じた場合には同期が゛
とれたものと判定され、ブロック同期カウンタ２０の計
数値０〜４０８５を基準として、受信データの処理タイ
ミングが全て制御されることになる。従って、２０３２
（１８Ｘ１２？）ビットごとにメモリＭｌ、　［２を切
換えると共に、１θ番地゛飛びごとのアドレスを発生す
るためのハードウェアは不要となる。

シフトレジスタ１４を通過した受信データは同期符号（
３２ビツト）を除去され、マルチプレクサ４を介してメ
モリＭｌ、　Ｍ２のいずれか一方に記憶される。すなわ
ち、受信データはインターリブ配列となっているので、
メモリＭｌ、　Ｍ２からの読み出し順序を変更すること
により、標準配列への復帰がなされる。

このように、送信時とは逆の動作により１２７ビツト単
位のデータが読み出されると、マルチプレクサ１０を介
してメモリＭ３および受信シンドロームレジスタ２２に
導入される。

１２７ビツトのデータ全てがメモリＭ３に格納された持
点においてシンドロームが確定されるので、ラッチ回路
２４はシンドロームラッチ信号（ＲＯＭＩ〜ＲＯＭ３か
ら送出される）に応答して当該シンドロームを保持する
。

ラッチされた上記シンドロームをアドレスとするＲＯＭ
４からは、メモリＭ３中の誤りビットアドレスを出力す
る。そして、次の１２７ビツトデータがメモリＭ３に導
入されると同時に、メモリＭ３からは直前のデータが読
み出される。このとき、メモリＭ３のアドレス指定信号
は比較器２６にも同時に供給されているので、誤りの生
じているビットアドレスからデータが読み出されると同
時に、比較器２８から論理レベル「１」の信号が送出さ
れる。その結果、誤りの生じているビットの内容が反転
され、訂正が行われる。

誤りがない場合、すなわちシンドロームが零の場合には
、使用されていないアドレス（零番地）がＲＯＭ４から
出力されるので、比較器４から反転用出力が送出される
ことはない。

最後に、ＲＯＭｌ−、−ＲＯＭ３の果たす機能について
列挙する。

ＸアドレスおよびＹアドレスを送出する。ここで、Ｘア
ドレスが１．２．３・・・２０３２と逐次変化している
間、Ｙアドレスは１．１７．３３・・・２０３２と１６
飛びに変化する（逆も同様）。

２０３２ビット単位でメモリＭｌ、　８２の切換信号を
マルチプレクサ４，１０に送出する。

ブロック同期信号（３２ビツト）の付加ならびに削除を
制御する。すなわち、同期信号自体の発生ならびにＧＡ
ＴＥ３信号の送出を行う。

誤り訂正用メモリＭ３に供給するＸアドレス（１−１２
７まで連続的に変化する）を送出する。

受信シンドロームレジスタ２２に関する制御信号を送出
する。すなわち、ＧＡＴＥ２信号により受信シンドロー
ムレジスタをクリアし、シンドロームラッチ信号により
シンドロームをラッチする。

送信シンドロームレジスタ２にＧＡＴＥＩ信号を供給し
、７ビツトの誤り訂正符号を付加するタイミングを制御
している。

送信時の制御タイミングと受信時の制御タイミングと切
換えるためには、送受切換信号Ｔ／Ｈのレベルを変更す
る１だけでよい。

［効果１ 以上説明したとおり、本発明によれば、全てのタイミン
グ制御をＲＯＭにより行うことができるので、複雑なタ
イミング発生回路を多数必要としなくなり、もって回路
構成を大幅に削減することが可能、となる。

また、複雑なタイミング制御をＲＯＭにより行っている
のでＲＯ・にの内容を変更することのみによって各種仕
様の変更にも容易に適応することができる。

【図面の簡単な説明】

第１図は従来技術を説明するブロック図、第２図は本発
明の一実施例を示すブロック図、第３図はインターリー
フの概念を説明する図、第４図（Ａ）〜（Ｃ）は本実施
例におけるデータフォーマットを示す図である。 ２・・・送信シンドロームレジスタ、 ４、ｌＯ・・・マルチプレクサ、 Ｍｌ、Ｍ２．Ｍ３．・・・メモリ、 ＲＯ旧、ＲＯＭ２．ＲＯＭ３．ＲＯＭ４・・・読み出し
専用メモリ、１２・・・同期信号付加回路、 １４・・・シフトレジスタ、 １８・・・フラグ検出器、 １８・・・同期回路、 ２０・・・ブロック同期カウンタ、 ２２・・・受信シンドロームレジスタ。 ２４・・・ラッチ回路、 ２８・・・比較器、 ２８・・・排他的論理和回路。 第３図 送信テータ出力

Claims (1)

1. 【特許請求の範囲】 １）受信データに付加されている同期符号の検出に応答
   して計数手段を付勢し、該係数手段の計数値をアドレス
   入力とする読み出し専用メモリから各種制御信号を得る
   ようにしたことを特徴とする誤り訂正回路。 ２）前記制御信号を用いて、インターリーフ配列のデー
   タを標準配列に戻すためのデイン ターリーブ手段および誤り訂正のためのシンドロームレ
   ジスタを駆動するよう構成したことを特徴とする特許請
   求の範囲第１項記載の誤り訂正回路。