JPS61234445A - アドレス発生装置 - Google Patents
アドレス発生装置Info
- Publication number
- JPS61234445A JPS61234445A JP60075603A JP7560385A JPS61234445A JP S61234445 A JPS61234445 A JP S61234445A JP 60075603 A JP60075603 A JP 60075603A JP 7560385 A JP7560385 A JP 7560385A JP S61234445 A JPS61234445 A JP S61234445A
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- JP
- Japan
- Prior art keywords
- address
- register
- designated
- registers
- bit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビットアクセス可能なメモリ装置でのアドレ
ス発生装置に関するものである。
ス発生装置に関するものである。
従来の技術
従来の一般に実施されているビットアクセス可能なメモ
リ装置でのアドレス発生装置について述べる。
リ装置でのアドレス発生装置について述べる。
第２図は、この従来のアドレス発生装置のブロック図を
示すものであり、１は各種命令を実行するマイクロ命令
群、２は上記マイクロ命令を解読し後述のＡＬＵに制御
信号を出力するデコーダ、３は上記マイクロ命令によっ
て指定された後述のレジスタ間で指定の演算を行なうＡ
ＬＵ、４はＸ。
示すものであり、１は各種命令を実行するマイクロ命令
群、２は上記マイクロ命令を解読し後述のＡＬＵに制御
信号を出力するデコーダ、３は上記マイクロ命令によっ
て指定された後述のレジスタ間で指定の演算を行なうＡ
ＬＵ、４はＸ。
ｙ座標値（ｘ、ｙ）、画幅（ＷＤＴ ）等のパラメータ
を保持するレジスタ群、５はアクセスすべきメモリのワ
ードアドレスを保持するアドレスレジスタ、６は上記ワ
ード内のヒツト位置を保持するビットアドレスレジスタ
である。
を保持するレジスタ群、５はアクセスすべきメモリのワ
ードアドレスを保持するアドレスレジスタ、６は上記ワ
ード内のヒツト位置を保持するビットアドレスレジスタ
である。
以上のように構成された従来のアドレス発生装置におい
て、マイクロ命令１によってＸ座標の値をｄｘ更新する
際には、まず上記マイクロ命令１がデコーダ２によって
解読され、上記デコーダ２から出力された制御信号によ
って指定されたレジスタ４に保持されているＸ座標の値
およびΔＸが読み出され、ＡＬＵ３で演算され、上記レ
ジスタ４に更新された値が格納される。次にビットアド
レスレジスタ６に保持されているピット位置が読み出さ
れ、上記ＡＬＵで演算され、上記ビットアドレスレジス
タｅに更新された値が格納される。
て、マイクロ命令１によってＸ座標の値をｄｘ更新する
際には、まず上記マイクロ命令１がデコーダ２によって
解読され、上記デコーダ２から出力された制御信号によ
って指定されたレジスタ４に保持されているＸ座標の値
およびΔＸが読み出され、ＡＬＵ３で演算され、上記レ
ジスタ４に更新された値が格納される。次にビットアド
レスレジスタ６に保持されているピット位置が読み出さ
れ、上記ＡＬＵで演算され、上記ビットアドレスレジス
タｅに更新された値が格納される。
発明が解決しようとする問題点
しかしながら上記のような構成では、ビットアドレスレ
ジスタ６が桁あふれ又は借シが生じた場合には、ワード
アドレスレジスタ６ヘアクセスすることが必要となり、
かつＸＹ座標値と絶対アドレスの更新を並行して実行出
来ないという問題点を有していた。
ジスタ６が桁あふれ又は借シが生じた場合には、ワード
アドレスレジスタ６ヘアクセスすることが必要となり、
かつＸＹ座標値と絶対アドレスの更新を並行して実行出
来ないという問題点を有していた。
本発明はかかる点に鑑み、桁あふれや借シが生′じた場
合の演算を効率良く行ない、かつＸＹ座標値と絶対アド
レスの更新を並行して実行するアドレス発生装置を提供
することを目的とする。
合の演算を効率良く行ない、かつＸＹ座標値と絶対アド
レスの更新を並行して実行するアドレス発生装置を提供
することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するため、マイクロ命令群と
、マイクロ命令を解読するデコーダと、マイクロ命令に
よって指定された演算を行なう演算器と、パラメータを
保持するレジスタ群と、メモリのワードアドレスを保持
するアドレスレジスタと、ワード内のピット位置を保持
するビットアドレスレジスタと、アドレスレジスタとビ
ットアドレスレジスタを結合した値を入力とし、マイク
ロ命令により指定されたメモリのアドレス修飾を行なう
アドレス修飾回路とを備えたアドレス発生装置である。
、マイクロ命令を解読するデコーダと、マイクロ命令に
よって指定された演算を行なう演算器と、パラメータを
保持するレジスタ群と、メモリのワードアドレスを保持
するアドレスレジスタと、ワード内のピット位置を保持
するビットアドレスレジスタと、アドレスレジスタとビ
ットアドレスレジスタを結合した値を入力とし、マイク
ロ命令により指定されたメモリのアドレス修飾を行なう
アドレス修飾回路とを備えたアドレス発生装置である。
作用
本発明は上記した構成により、アドレスレジスタとビッ
トアドレスレジスタを結合した値を入力とし鷲マイクロ
命令により指定されたメモリのアドレス修飾を行なうア
ドレス修飾装置を備えることによって、アドレスの更新
を容易に実現出来ると共にＸＹ座標値と絶対アドレスの
更新を並行して実現出来、アドレス更新を短時間で行な
うことが出来る。
トアドレスレジスタを結合した値を入力とし鷲マイクロ
命令により指定されたメモリのアドレス修飾を行なうア
ドレス修飾装置を備えることによって、アドレスの更新
を容易に実現出来ると共にＸＹ座標値と絶対アドレスの
更新を並行して実現出来、アドレス更新を短時間で行な
うことが出来る。
実施例
第１図は、本発明の一実施例におけるアドレス発生装置
のブロック図である。１は各種命令を実行するマイクロ
命令群、２は上記マイクロ命令を解読し後述の演算器（
ＡＬＵ ）およびアドレス修飾回路に制御信号を出力す
るデコーダ、３は上記マイクロ命令により指定された後
述のレジスタ間で指定の演算を行なう演算器、４はパラ
メータを保持するレジスタ群、５はアクセスすべきメモ
リのワードアドレスを保持するアドレスレジスタ、６は
上記ワード内のビット位置を保持するビットアドレスレ
ジスタ、７は上記アドレスレジスタとビットアドレスレ
ジスタを結合した値を入力とし上記マイクロ命令により
指定されたメモリのアドレス修飾を行なうアドレス修飾
回路である。
のブロック図である。１は各種命令を実行するマイクロ
命令群、２は上記マイクロ命令を解読し後述の演算器（
ＡＬＵ ）およびアドレス修飾回路に制御信号を出力す
るデコーダ、３は上記マイクロ命令により指定された後
述のレジスタ間で指定の演算を行なう演算器、４はパラ
メータを保持するレジスタ群、５はアクセスすべきメモ
リのワードアドレスを保持するアドレスレジスタ、６は
上記ワード内のビット位置を保持するビットアドレスレ
ジスタ、７は上記アドレスレジスタとビットアドレスレ
ジスタを結合した値を入力とし上記マイクロ命令により
指定されたメモリのアドレス修飾を行なうアドレス修飾
回路である。
以上のように構成された本実施例のアドレス発生装置に
ついて以下その動作を説明する。
ついて以下その動作を説明する。
Ｘ座標の値をｌｘだけ更新するアドレス更新を行なうと
する。レジスタ間の演算を実行するマイクロ命令１を選
択すると、マイクロ命令１がデコーダ２によって解読さ
れ、このデコーダ２からは、マイクロ命令１によって指
定された演算を行なうＡＬＵ３と、アドレス修飾回路７
に対して制御信号が出される。するとマイクロ命令１に
よって指定された、パーラメータを保持するレジスタ群
４の内容Ｘとｄｘを読み出しＡＬＵ３で指定の演算が行
なわれ、結果がレジスタ群４のうちＸが格納されていた
レジスタに格納される。
する。レジスタ間の演算を実行するマイクロ命令１を選
択すると、マイクロ命令１がデコーダ２によって解読さ
れ、このデコーダ２からは、マイクロ命令１によって指
定された演算を行なうＡＬＵ３と、アドレス修飾回路７
に対して制御信号が出される。するとマイクロ命令１に
よって指定された、パーラメータを保持するレジスタ群
４の内容Ｘとｄｘを読み出しＡＬＵ３で指定の演算が行
なわれ、結果がレジスタ群４のうちＸが格納されていた
レジスタに格納される。
これと並行してアドレスレジスタ６とビットアドレスレ
ジスタ６を結合した値に、マイクロ命令１で指定された
アドレス修飾を行ない、アドレスレジスタ６とビットア
ドレスレジスタ６に格納する０ 以上のように本実施例によれば、アドレスレジスタとビ
ットアドレスレジスタを結合した値を入力とし、マイク
ロ命令で指定されたメモリのアドレス修飾を行なうアド
レス修飾回路を設けることにより、ビットアドレスと゛
ワードアドレスの間で借りや桁上がりが生じた場合の演
算を効率良く行ない、かつｘｙ座榎値と絶対アドレスの
更新を並行して実行出来る。
ジスタ６を結合した値に、マイクロ命令１で指定された
アドレス修飾を行ない、アドレスレジスタ６とビットア
ドレスレジスタ６に格納する０ 以上のように本実施例によれば、アドレスレジスタとビ
ットアドレスレジスタを結合した値を入力とし、マイク
ロ命令で指定されたメモリのアドレス修飾を行なうアド
レス修飾回路を設けることにより、ビットアドレスと゛
ワードアドレスの間で借りや桁上がりが生じた場合の演
算を効率良く行ない、かつｘｙ座榎値と絶対アドレスの
更新を並行して実行出来る。
なお、本実施例についてはＸ座標の更新の場合としたが
、Ｙ座標の更新の場合も同様の効果が得られることは言
うまでもない。
、Ｙ座標の更新の場合も同様の効果が得られることは言
うまでもない。
発明の詳細
な説明したように、本発明によれば、アドレス修飾回路
を加えるだけで、借シや桁上がシが生じた場合の演算を
効率良く行ないかつＸＹ座標値と絶対アドレスの更新を
並行して実現出来、アドレス更新が短時間で行なうこと
ができ、その実用的効果は大きい。
を加えるだけで、借シや桁上がシが生じた場合の演算を
効率良く行ないかつＸＹ座標値と絶対アドレスの更新を
並行して実現出来、アドレス更新が短時間で行なうこと
ができ、その実用的効果は大きい。
第１図は本発明における一実施例のアドレス発生装置の
ブロック図、第２図は従来のアドレス発生装置のブロッ
ク図である。 １・・・・・・マイクロ命令群、２・・・・・・デコー
ダ、３・・・・・・ＡＬＵ、４・・・・・・レジスタ群
、６・・・・・・アドレスレジスタ、６・・・・・・ビ
ットアドレスレジスタ、７・・・・・・アドレス修飾回
路。
ブロック図、第２図は従来のアドレス発生装置のブロッ
ク図である。 １・・・・・・マイクロ命令群、２・・・・・・デコー
ダ、３・・・・・・ＡＬＵ、４・・・・・・レジスタ群
、６・・・・・・アドレスレジスタ、６・・・・・・ビ
ットアドレスレジスタ、７・・・・・・アドレス修飾回
路。
Claims (1)
- 各種命令を実行するマイクロ命令群と、パラメータを保
持するレジスタ群と、上記マイクロ命令によって指定さ
れた上記レジスタ間で指定の演算を行なう演算器と、上
記マイクロ命令を解読し上記演算器およびアドレス修飾
回路に制御信号を出力するデコーダと、アクセスすべき
メモリのワードアドレスを保持するアドレスレジスタと
、上記ワード内のビット位置を保持するビットアドレス
レジスタと、上記アドレスレジスタと上記ビットアドレ
スレジスタを結合した値を入力とし、上記マイクロ命令
により指定されたメモリのアドレス修飾を行なうアドレ
ス修飾回路とを備えたことを特徴とするアドレス発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075603A JPS61234445A (ja) | 1985-04-10 | 1985-04-10 | アドレス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075603A JPS61234445A (ja) | 1985-04-10 | 1985-04-10 | アドレス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234445A true JPS61234445A (ja) | 1986-10-18 |
Family
ID=13580945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075603A Pending JPS61234445A (ja) | 1985-04-10 | 1985-04-10 | アドレス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234445A (ja) |
-
1985
- 1985-04-10 JP JP60075603A patent/JPS61234445A/ja active Pending
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