JPS61234455A

JPS61234455A - デ−タ処理装置

Info

Publication number: JPS61234455A
Application number: JP60077027A
Authority: JP
Inventors: Hidefusa Suga; 須賀　英興
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-04-11
Filing date: 1985-04-11
Publication date: 1986-10-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】り産業上の利用分野」この発明は、データ処理装置の信頼性の向上に関するも
のである。

し従来の技術」最近のデータ処理装置の分野では、オンライン・システ
ム、等が１＊透し１社会生活にｖＥ看してくるに従い、
特に信頼性の向上に対する要求が高くなってきている。

この為、従来より各種の試みがなされてきた。第３図は
その一例で、中央処理装置を複数台対等に設置した、い
わゆるマルチプロセッサの構成を示す図である。図にお
いて（１）は主中央処理装置（以下ＭＣＰ［Ｉと略記す
る）　、　（２）は副中央処理装置（以下５ＣＰｔｌと
略記する）　、　（３）は記憶装置（以下ＭＭｕと略記
する）　、　（４）は入出力処理装置（以下１０Ｐと略
記する）　、　（５）はサービス処理装Ｎ（以下ＳｖＰ
と略記する）である、（Ｂ）はＭＣ：ＰＵ（１）　、　
５ＣＰＵＣ２）　、ＮＮＵ（３）及ヒｌ０Ｐ（４）全相
互に接読する共通バス（以下ＣＢＵＳと略記する）で、
ＭＭＵ（３）と各装置間のメモリ・テークや、ｌ０Ｐ（
４）と各装置間の入出力データ等を転送する。このよう
に各装置を共通のバスで接続し、このバスを通じて各種
データを転送する構成のデータ処理装置は、近年のマイ
クロプロセッサ或はＬＳＩ化技術の進歩により各装置が
小型化されてきたこと、又各５１ｔＩｌｔをモジュール
化するととができ、保守性の向上が図れること等の理由
から、一般に巾広く採り入れられるようになってきてい
る。

更に、（７）は１４０Ｐｔｌ（１）内の異常を監視する
回路ｌｔ下ＭＥＲＲト略記スり　、　（８）　４ｔＭＣ
：ＰＵ（１）内の異常を５ＶＰ（５）に通知する信号（
以下ＭＥＲ５と略記する）　、　（９）はＭＣＰＵ（１
）の運転形態を制御する主中央処理装置構成ＷＡ１ルジ
スタ（以下ＭＣＦＧと略記する〕であり、　（１０）は
５ＣＰＵ（２）内の異常を監視する回路（以下５ＥＲＲ
ト略記する）　、　（１１）（ｔｓｃＰＵ（２）　内の
異常を５ＶＰ（５）に通知する信号（以下５ＥＲ９と略
記する）　、　（１２３は５ＣＰＵ（２）の運転形態を
制御する副中央処理装置構成制御レジスタ（以下５ＣＦ
Ｇと略記する）である、　（１３）は５ＶＰ（５）から
他装置の構成や運転形態を制御する為の信号群（以下５
ｖｐｓと略記する〕である。

次に従来の装置の動作について説明する。通常ｆｆｌ転
−ＩＪＩＵＪテ（ｔｓＶＰ（５ＨｔＳＶＰＳ（１３）ニ
テＭＧＦＧ（９）　Ｒ［５ＣＦＧ（１２）に対し、それ
ぞれ主中央処理１ｃ’を及び副中央処理装置として動作
する運転制御情報を設足し起動を行なう。

ＭＣＰＵ（１）　及ヒ５ＣＰＵ（２）　ノ９作ハＭＭＵ
（３）内ニ！納されるシステム制御プログラム（オペレ
ーティング・システム）に委ねられるが、ＭＣＰＵ（Ｌ
）は、システム制御プログラムのスーパバイザ処理を、
一方５ＣＰＵ（２）は、システム制御プログラムの下で
動作するその他のプログラム、即ちユーザープログラム
の処理を分担し、並行に処理するよう構成されるのが一
般的である。

通常運転中にＭＧＰＵ（Ｌ）に異常が発生した場合、Ｍ
ＣＰＩＪ（Ｌ）　内ｃ７）ＭＥＲＲ（？）　ｔｔ異！　
検知ｔ−＞ＩＥＲＳ（８）　ヲモッテ５ＶＰ（５）ニ知
うセル、　５ＶＰ（５）！ｔ　［チニ５ＶＰＳ（１３）
によりＭＧＰＵ（１）の運転を停止し、必要な障害情報
収果の後、可能ならば再試行を行なう、再試行が不可能
な場合、又は再試行に失敗した場合、５ＶＰ（５）４ｔ
　’ｉ　ステム（７）　Ｍ　転ｅ停ｉＬ、ＭＣＦＧ（９
）　ニＭＣＰＵ（１３をシステムから切離す構成制御情
報を設定し、５ＣＰＵ（２）　１台のみにて上記スーパ
バイザ処理及びユーザ番プログラムの処理を行なう構成
に変更した後にシステムの運転を再開する。

−万、５ＣＰＵ（２Ｊに異常が発生した場合も。

５ＶＰ（５）（７）　ｆｉｊＪ　＠　（７）下に構成ノ
変更が１ｍ　され、ｘｃｐｕ（１）　１台のみにて処理
が再開される。

Ｅ発明が解決しようとする問題点」従来よりのこの種の装置では、異常の発生した構成装置
の切離し縮退動作に際し、必ずサービス処理装置による
構成の変更動作が介在し、この間システムの運転が停止
することとなる。又、処理再開時も、システムの構成が
変わる為、処理の連続性が保てず、実行中のプログラム
を異常発生時より以前に遡って再実行しなければならな
いため、システム制御プログラムの動作もＭ雑となるな
どの問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、内部の構成装置に異常が発生した場合に、
サービス処理装置による該装置のｇＪ離し縮退動作を必
要とせず、システムを停止することなく運転の続特が可
能で、構成変更後のシステム再起動や、プログラムの再
実行などの複雑なシステム制御プログラムの処理を不要
とした信頼性の高いデータ処理装置を得ることを目的と
する。

Ｌ問題点を解決するための手段」この目的の為にこの発明ではデータ処理装置を構成する
各装置のうち少なくとも１以上の装置を各々複数金膜け
、これらの装置を共通な／ヘスで対等に接続し、同一に
動作させるとともに、該複数台８置した各装置から上記
共通バス及び他種の装置へ送出する信号全てにラッチを
含むゲート回路を設け、上記ゲート回路を各装置内の異
常の有意により開閉できるように構成し、−万他種の装
置からの信号は複数台設置された装置全′てで受取り、
複数台ある装置の内１台だけが共通バス及び他種の装置
に信号を送出するのみで、その他の部分は全く同一に動
作するように構成した。　　　−り作用」この発明における前記ラッチを含むゲート回路は、通常
運転中、各装置の１つ前のマシンサイクルにおける内部
状態を保持しつつ動作し、更に通常複数台ある同種の装
置の同第１の装置のゲート回路が開かれ、第２の装置以
下のゲート回路は、閉じた状態で運転される。第１の装
置内に異常が発生した場合、第１の装置内の異常検知回
路の制御の下に直ちに第１の装置のゲート回路が閉じ、
同第１の装置内の異常検知回路の異常報告により第２の
装置のゲート回路が開かれる。

Ｌ英施例」以下、この発明の一実施例を図をもって説明する０図中
第３図と同一符号は同−又は相当部分を示している。第
１図において（２１ａ）、（２１ｂ）は全く同一の２台
の中火処理装ａｔ（以下それぞれ（：ＰＵＡ。

ＣＰＵＢ　ト略記する）　、　（３）はＭＩＩＩＵ　、
　（４）はＩＯＰ　。

（５）はｓｖｐ　、　（ｓ）は各装置を相互に接続する
ＣＢＵＳ、（１３）ｊｔｓＶＰ（５）カラ他装置の構成
や運転形態を制御する為の信号群５ｖｐｓである。

（２２ａ）　、（２２に＋）はＣＰＵＡ（２１ａ）　、
　ＣＰＵＢ（２１ｋｌの異常を監視する回路（以下それ
ぞれＣＥＲＡ、　ＣＥＲＢと略記する）　、　（２３ａ
Ｌ（２３ｂ）はＣＰＵＡ（２１ａ）、ＣＰＵＢ（２１ｂ
）の異常を相互に通知する信号（以下それぞれＣＥＳＡ
、　・ＣＥＳＢと略記する）　、　（２４ａ）、（２４
ｂ）はＣＰＵＡ（２１ａ）、ＣＰｔ１Ｂ（２１ｂ）の運
転形態を制御する中央処理装置構成制御レジスタ（以下
それぞれＣＦＧＡ、　ＧＦＧＢと略記する）で、第１中
央処理装置指定フラグ（２５ａ）。

（２５ｂ）（以下それぞれＣＰＦＡ、　ＣＰＦＢと略記
する）を含む。

（２７ａ）　、（２７ｂ）及び（２８ａＪ　、（２８ｂ
）は、この発明の特徴とする共通バス送出信号ゲート回
路（以下それぞれＣＬＧＡ、　０ＬＣＢと略記する〕及
び他装置送出信号ゲート回路（以下それぞれ０ＬＧＡ、
０ＬＣＢと略記する）であり、それぞれ共通バス信号ラ
ッチ（２９ａ）。

（２９ｂ）　（以′下それぞれＣＢＬＡ％ＣＢＬＢと略
記する〕。

共通バス信号ゲート（３０ａ）、（３０ｂＨ以下それぞ
れＣＢＧＡ、　ＣＢＧＢと略記する）、及び他装置ｉ信
号ラッチ（３１ａ）、（３１ｂ）（以下それぞれ０ＳＬ
Ａ、０ＳＬＢと略記する）、他装置信号ゲート（３２ａ
）、（３２ｂ）Ｃ以下それぞれ０８ＧＡ、　０５ＧＢと
略記する）に分割される。

（３３ａ）　、　（３３ｂ）はそれぞれＣＬＧＡ（２？
ａ）ないし０ＬＧＡ（２８ａ）及びＣＬＧＢ（２７ｂ）
ないし０ＬＧＢ（２８ｂ）の開閉を行なうオア・アンド
回路（以下それぞれ０ＡＧＡ、０ＡＧＢと略記するンで
、ゲート開閉！１１１フリップフロップ（３４ａ）、（
３４ｂＨ以下それぞれ０ＣＦＡ、０ＣＦＢと略記する〕
を経由して前記ＣＢＧＡ（３０ａ）ないし０−９ＧＡ（
３２ａＪ及びｃｏｃｏ（ａｏｂｔないし０ＳＣＢ（３２
ｂ）に接続される。

ここで、この発明の特徴とするＣＬＧＡ（２７ａ）ない
し０ＬＧＡ（２８ａ）及びＧＬＧＢ（２７ｂＪないし０
ＬＣＢ（２８ｂ）は、目中失処理装置が第１中央処理装
置として動作すべく指定されている場合、即ち、ＣＰＦ
Ａ（２５ａ）ないしＣＰＦＢ＜２５ｂ）が有意であるか
、又は他中央処理装置が異常を検知した場合、ｍちＣＥ
ＳＢ（２３ｂ）な、いしＣＥＳＡ（２３ａ）が有意であ
る時、更に自中央処理装置に異常が発生していない条件
、即ち、　ＣＥＳＡ（２３ａ）ないしＧＥＳＢ（２３ｂ
）が有意でないという条件で開くように構成されている
。

（３５）ハＣＰｔＪＡ（２１ａ）　又ハＣＰｔ１Ｂ（２
１ｂ）　カ１”ｌｌ！ｆ）’Ｓ置への信号群（以下０Ｔ
ＳＧと略記する〕であって、第１図においてはｌ０Ｐ（
４）への信号を例示している。

次に動作について説明する。システムの運転開始時、５
ＯＰ（５）は５ＶＰＳ（１３）をもってＣＦＧＡ（２４
ａ）、ＣＦＧＢ（２４ｂ）に運転゛制御情報設定し、更
にこの時ＣＰＧＡ°（２５ａ）　（１）みを・有意にす
ることでＣＰＵＡ（Ｚ２１ａ）を第１中央処理装置とし
て動作するように設定する。

第１中央処理装置として動作すべく　ＣＰＦＡ（２５ａ
Ｊが有意に設定されたＣＰＵＡ（２１ａ）は、ＣＥＲＡ
（２２ａ）により絶えずＣＰＵＡ（２１ａ）１内の異常
状態の有無を監視し、異常が無い条件、即ち、ＣＥＳＡ
（２３ａ）が有意でないという条件の下に０ＡＧＡ（３
３ａ）　、　０ＣＦＡ（３４ａ）を経由しテｃＢＧＡ（
３０ａ）及び０９ＧＡ（３２ａ）を開き、ＣＧＬＡ（Ｓ
”ｌａ）及び０ＳＬＡ（３１ａ）に設定された所望の信
号をａＢｕｓ（ｅ）及び０ＴＳＧ（３５）に送出し、デ
ータの処理を’ｔ−ｒｆｘ　ウ、　コノ時ｃＰＵＢ（２
１ｂ）　（ｔｃＰＦＢ（２５ｂ）　カ有意ニ設定されて
おらず、且つＣＥＳＡ（２３ａ）が有意でないという条
件で０ＡＣＢ（３３ｂ）、０ＣＦＢ（３４ｂ）を経由し
てＣＢＯＢ（３０ｂ）及び０９ＣＢ（３２ｂ）を閉じ、
従ってＣＢＬＢ（２ｓｂ）　及ヒＯＳＩ、Ｂ（３１ｋｌ
　ニ設定すレ・り信号はＣＢＵＳ（８ノ及び０ＴＳＧ（
３５）には送出されない。

しかしながら、上記のようにＣＰＵＡ（２１ａ）が第１
中央処理装置として動作し、この結果ＧＢＧＢ（３０ｂ
）及び０ＳＧＢ（３２ｂ）が閉じられた状態においても
、他装置及びＣＢｔｌＳ（８）からの受信信号は全てＣ
Ｐｔ１Ａ（２１ａ）　、ＣＰＵＢ（２１ｂ）にて等しく
処理され、ＣＰＵＡ（２１ａ）とＣＰＵＢ（２１ｂ）の
内部状態は全く同一となっている。

次に、ＧＰＵＡ（２１ａ）に異常が発生し、この為ＣＢ
ＧＡ（３０ａ）　、　０ＳＧＡ（３２ａ）が閉じられｔ
ＣＢＧＢ（３０ｂ）、０ＳＣＢ（３２ｂ）が開かれる遷
移について、第２図を用いて更に詳しく説明する。

図において（１０１）はデータ処理装置全体に供給され
るクロックであり、ＣＰＵＡ（２１ａ）　、　ＧＰＵＢ
（２１ｂ）はこのクロックに同期して動作する。

通常動作中（ＢＬＡ（２９ａ）　ヘの入力信号（１０２
ａ）、（ＢＬＢ（２９ｂ）　ヘの入力信号（１０２ｂ）
、０９ＬＡ（３１ａ）　ヘの入力信号（１０４ａ）、Ｏ
ＳＩ、Ｂ（３１ｂ）　ヘの入力信号（１０４ｂ）、０Ｃ
ＦＡ（３４ａ）　ヘの入力信号（１０８ａ）及び０ＣＦ
Ｂ（３４ｂ）へ°の入力信号（１０８ｂ）はそれぞれ絶
えずクロック（１０１）でサンプルされ、１マシンサイ
クルｊｍ（７）ＣＰＵＡ（２１ａＪ　、　ＣＰＵＢ（２
１ｂ）　（７）状７％が保持サレ−ｃいる。

ＣＰＵＡ（２１ａ）においては、ＣＰＦＡ（２５ａ）が
論理”１゛に設定されており、　ＧＥＳＡ（２３ａ）が
論理°°０′″であるので、０ＡＧＡ（３３ａＪを経由
して作成される０ＧＦＡ出力信号（１０９ａ）が論理”
　１　”となりＣＢＧＡ（３０ａ）　、　０ＳＧＡ（３
２ａ）が開かれ、ｌマシンサイクル前のＣＰＵＡ（２１
ａ）に異常のない状態を保持したＣＢＬＡ（２９）（７
）内容（１０３ａ）及び０９ＬＡ（３１ａ）の内容（１
０５ａ）がｃｓｕｓ（８）及ヒ０ＴＳＧ（３５，１ニ送
ｔｊ３サレ６゜−７ｊＣＰｔｌＢＣ２１ｂ）　ニオイテ
ｌｔ、ＣＰＦＢ（２５ｂ）　ｔｌｓ論理″′Ｏ°′であ
り、且つＣＥＳＡ（２３ａ）が論理′″ｏ　”であるの
で０ＣＦＢ出力信号（１０９ｂ）が論理″′Ｏ″となり
ＣＢＧＢ（３０ｂ）　、　０ＳＧＢ（３２ｂ）が閉じら
れたままとなる。

ＣＰＵＡ（２１ａ）に異常が発生した場合、　ＣＥＲＡ
（２２ａ）は直ちにＣＥＳＡ（２３ａＪを論理″″１″
に活性化する。

次いでＱＡＧＡ（３３ａ）　、　０ＡＯＢ（３３ｂ）　
（７）制Ｗの下に０ＣＦＡ入力信号（１０８ａ）が論理
″′０″に、０ＣＦＢ入力信号（１０８ｂ）が論理″″
１″になり、異常の発生したマシンサイクルの次のクロ
ックにてｌ１ｌｌＩＣＦＡｆｉ力信号（ＩＨａ）が論理
″″ｏ　”に、　０ＣＦＢ出力信号（１０８ｂ）が°°
ｌ′″に切換わる。

ＣＰＵＡ（２１ａ）内に異常が発生したマシンサイクル
テｃＢＵｓ（８）及びＯ，ＴＳＧ（３５）　ニ送１１１
　サ、ｆ’Ｌ　ルＣＢＵＳ＠号（１１０）及び０ＴＳＧ
信号（１１１）は、それぞれ０ＣＦＡ出力信号（１０９
ａ）が論理”　１　”である点、異常発生マシンサイク
Ｊし、の１つ前の内容を保持したＣＢＬＡ！ｉｊ力信号
（１０３ａ）及び０ＳＬＡ出力信号（１０５ａ）テあり
、異常が発生した次のマシンサイクルでのａＢｕｓ信号
（１１０）及び０ＴＳＧ信号（１１１）は、　０ＣＧＡ
出力信号（１０９ａ）が論理′″０　”　、　０ＣＦＢ
出力信号（１０８ｂ）が論理″ｌ　”であるので、異常
のないＣＰｔ１Ｂ（２１ｂ）から送出されるＣＢＬＢ出
力信号（１０３ｂ）及びＯＳＩ、Ｂｔｌｊ力信号（１０
５ｂ）となり、異常発生時点で速やかにＧＧＬＡ（２７
ａ）　、　ＣＧＬＢ（２７ｂ）及び０ＬＧＡ（２８ａ）
　、　０ＬＣＢ（２８ｂ）の切換えが行なわれる為に、
ＣＢＵＳ（６）及び０丁５Ｇ（３５）に送出する信号を
乱すことなくデータ処理の継続が可能である。

なお、上記実施例では２台の中央処理装置を設置したも
のを示したが、ラッチを含むゲート回路ＣＬＧＡ（２７
ａ）　、　ＣＬＧＢ（２？ｂ）　、　０ＬＧＡ（２８ａ
）　、　０ＬＧＢ（２８ｂ）及びこの開閉を行なう制御
回路を他の装置内に設けることにより、その他の装置も
複数台設置することができ、又、目装置内の異常を相互
に通知する信号ＣＥＳＡ（２３ａ）　、　ＣＥＳＢ（２
３ｂ）を追加することにより同種装置の設置台数を更に
増加することかで５る。

し発明の効果」以上のように、この発明によれば、データ処理装置を構
成する各装置のうち少なくとも１以上の装置を複数台設
置し、同種装置を全く同一に動作させ、史に同種装置か
ら他装置へ送出する信号に、ゲート回路を設け、該ゲー
ト回路を自装置内異常発生とともに閉じ、複数台ある装
置の第２、第３の装置のゲート回路を順次開き切換えら
れるように構成したことにより、構成装置に異常が発生
した場合にも！１統運転が可能で、サービス処理装置に
よる切離し縮退の為の運転中断、或はシステムセｊ御プ
ログラムの再起ｖＪ等の複雑な動作を不要とした、著し
く信頼性の高いデータ処理装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す中央処理装置を複数
台設置したデータ処理装置の構成図、第２図はこの発明
の一実施例の動作を示すタイミング図、第３図は従来の
データ処理装置の構成図である。図において、（３）は記憶装置、　　　（４）は入出力処理装置、（
５）は′サービス処理装置、　（８〕は共通バス、（２
１ａ）、（２１ｂ）は中央処理装置、（２３ａ）　、（
２３ｂ）は中火処理装置異常報告信号、（２７ａ）、（
２７ｂ）は共通バス送出ラッチ・ゲート回路（２８ａ）
、（２８ｂ）は他装置送用ラッチ・ゲート回路である。なお、各図中同一符号は同−又は相当部分を示す。代　　理　　人　　　大　　岩　　増　　雄第２図

Claims

【特許請求の範囲】

中央処理装置と、記憶装置と、入出力処理装置及びサー
ビス処理装置とを備え、上記各装置を共通バスで結合し
て構成されるデータ処理装置において、上記中央処理装
置、記憶装置、入出力処理装置及びサービス処理装置の
うち少なくとも１以上の装置を複数台設けて複数台設置
した同種の装置を同一動作させると共に、該複数台設置
した同種の装置から上記共通バス又は他種の装置に対し
て送出する信号全てにラッチを含むゲート回路を設け、
該ゲート回路を通常運転中は複数台設置した内の第１の
装置のゲート回路のみを開き、第１の装置内に異常が検
知された時に第１の装置のゲート回路を閉じ、第２の装
置のゲート回路を開くように構成したことを特徴とする
データ処理装置。