JPS61236100A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に使用される記憶装置に関する
。特に、記憶装置に含まれ、物理的に分離することが不
可能な記憶制御回路と基本記憶部とを電気的に分離する
手段に関する。この分離後に基本記憶部の検査が実行さ
れる。

〔概　要〕

本発明は、記憶部と記憶制御部とが物理的に分離し難い
構造の記憶装置において、 記憶部の試験時に、この記憶装置を使用する情報処理装
置を非接続状態にする操作により、記憶部と記憶制御部
とを電気的分離状態にもたらすことにより、 記憶部から引き出された端子に接続されたメモリテスタ
と記憶部とを直接接続状態にすることができるようにし
たものである。

〔従来の技術〕

従来例記憶装置を第２図に示す。この装置は、記憶制御
回路１１と、これに記憶装置内部でメモリアドレス制御
信号線１３２とメモリデータバス１３１とで接続された
基本記憶部１２とを備え、情報処理装置２とは、アドレ
ス・制御信号線１２２とデータバス１２１とで接続され
ている。また、メモリアドレス制御信号線１３２とメモ
リデータバス】３１とは、増設記憶装置３および３′に
接続できるように引出し端子を有する。

〔発明が解決しようとする問題点〕

記憶素子として半導体メモリＩＣが一般に使用される。

この半導体メモリＩＣに対しメモリテスタを使用した複
雑なテストパターンによる検査が随時行われる。

ところで、従来例記憶装置１の基本記憶部１２をメモリ
テスタによりアドレス・制御信号線１２２およびデータ
バス１２１から記憶制御回路１１を経由して試験する場
合には、記憶制御回路１１でタイミングなどの試験条件
が緩和され厳密な試験が行えなくなる欠点があった。ま
た、メモリテスタを基本記憶部１２にメモリアドレス制
御信号線１３２とメモリデータバス１３１とを介して直
接接続した場合には、記憶制御回路１１内のトライステ
ートバッファ回路６１１ａを強制的にディスエーブル状
態にする回路を付加する必要があり、メモリテスタを接
続するたびにトライステートバッファ回路６１１ａをデ
ィスエーブル状態にさせなければならない欠点があった
。また、メモリアドレス制御信号線１３２とメモリデー
タバス１３１について記憶制御回路１１側と基本記憶部
１２側とに別個に入出力ピンを設けると、入出力ピンの
数が二倍に増える欠点があった。

本発明は、このような欠点を除去するもので、基本記憶
部を物理的に記憶制御回路に接続した状態で、しかも従
来例では試験の都度行われる内部回路状態の変思設定を
行わなくても、基本記憶部に直接接続した状態で試験を
実行することができる記憶装置を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は、記憶部と、この記憶部にメモリデータバスお
よびメモリアドレス・制御信号線を介して接続された出
力バッファ回路を有する記憶制御部と、この記憶制御部
を情報処理装置に接続する第一の端子と、上記メモリデ
ータバスおよびメモリアドレス・制御信号線のそれぞれ
に接続された第二および第三の端子とを備えた記憶装置
で、前述の問題点を解決するための手段として、上記記
憶制御部と上記情報処理装置とが非接続状態にあるとき
に、上記出力バッファ回路の出力を高インピーダンス状
態に設定する手段を備えたことを特徴とする。

〔作　用〕

記憶部の試験を行うときに、まず、情報処理装置は第一
の端子から物理的に分離され、また、第二および第三の
端子に接続された外部の記憶手段もこれらの端子から物
理的に分離される。これにより、情報処理装置が接続さ
れた状態すなわち記憶部が利用されうる状態では、イネ
ーブル状態であったバッファ回路がディスエーブル状態
になり、メモリデータバスとメモリアドレス・制御信号
線とは記憶制御部から電気的に分離されて、この状態の
第二および第三の端子にメモリテスタを接続して、記憶
部との直接接続状態を実現する。

〔実施例〕

以下、本発明実施例装置を図面に基づいて説明する。

第１図は本発明実施例装置が用いられた系統の構成を示
すブロック構成図である。符号１は本発明にかかわる記
憶装置であって、記憶制御回路１１と基本記憶部１２を
備えている。符号２は記憶装置１を使用する情報処理装
置であって、アドレス・制御信号線１２２およびデータ
バス１２１を介して記憶装置１に接続されている。また
、符号３および３′は増設記憶装置であって、基本記憶
部１２の記憶容量では不足の場合に、必要に応じて一台
またはそれ以上の台数がメモリアドレス・制御信号線１
３２およびメモリデータバス１３１を介して基本記憶部
１２とともに記憶制御部１１に接続される。

本発明の特徴とするところは、メモリアドレス制御信号
線１３２とメモリデータバス１３１に接続されている記
憶制御回路１１内のトライステートバッファ回路６１１
ａをディスエーブルするオアゲート回路７と、制御回路
分離信号線１２３と、プルアップ抵抗８とが付加されて
い°ることにある。

制御回路分離信号線１２３は情報処理装置２内で接地さ
れており、したがって、メモリアドレス制御信号線１３
２に接続されているトライステートバッファ回路６１１
ａは常にイネーブルされて単なるバッファ回路として動
作する。また、メモリデータバス１３１に接続された記
憶制御回路１１内のトライステートバッファ回路６１１
ａは、オアゲート回路７によって制御回路分離信号線１
２２の影響を受けることなく記憶制御回路１１によって
のみ制御される。

すなわち、通常の記憶装置としての動作に対して制御回
路分離信号線１２２の付加は何ら影響を与えない。

次に、メモリテスタによって基本記憶部１２を試験する
場合には、情報処理装置２と増設記憶装置３および３′
とは記憶装置１に接続されない。したがって、制御回路
分離信号ｖＡ１３２は解放状態になり、プルアップ抵抗
８の働きによって制御回路分離信号線１２３は論理レベ
ル「１」の状態に固定される。これにより、記憶制御回
路１１内のメモリアドレス・制御信号線１３２に接続さ
れているトライステートバッファ回路６１１ｂとメモリ
データバス１３１に接続されているトライステートバッ
ファ回路６１１ａとはともにディスエーブル状態になり
、電気的にメモリアドレス・制御信号線１３２とメモリ
データバス１３１とは記憶制御回路１１から分離され、
メモリアドレス制御信号線１３２とメモリデータバス１
３１を介してメモリテスタと基本記憶部２とを直接に接
続することが可能になる。

〔発明の効果〕

本発明は、以上説明したように、基本記憶部と記憶制御
回路とを電気的に分離する信号を情報処理装置とのイン
タフェース信号に含ませることにより、基本記憶部をメ
モリテスタで試験する場合に、操作を必要とせず基本記
憶部と記憶制御回路を分離することができ、基本記憶部
を記憶制御回路を介さず直接に試験することができる効
果がある。

【図面の簡単な説明】

第１図は本発明実施例回路の構成を示すブロック構成図
。 第２図は従来例回路の構成を示すブロック構成図。 １・・・記憶装置、２・・・情報処理装置、３．３′・
・・増設記憶装置、７・・・オアゲート回路、８・・・
プルアンプ抵抗、１１・・・記憶制御回路、１２・・・
基本記憶部、１２１・・・データバス、１２２・・・ア
ドレス・制御信号線、１２３・・・制御回路分離信号線
、１３１・・・メモリデータバス、１３２・・・メモリ
アドレス・制御信号線、５１１ａ。 ５１１ｂ・・・バッファ回路、６１１ａ、　６１１ｂ・
・・トライステートバッファ回路。

Claims (1)

【特許請求の範囲】
1. （１）記憶部と、 この記憶部にメモリデータバスおよびメモリアドレス・
   制御信号線を介して接続された出力バッファ回路を有す
   る記憶制御部と、 この記憶制御部を情報処理装置に接続する第一の端子と
   、 上記メモリデータバスおよびメモリアドレス・制御信号
   線のそれぞれに接続された第二および第三の端子と を備えた記憶装置において、 上記記憶制御部と上記情報処理装置とが非接続状態にあ
   るときに、上記出力バッファ回路の出力を高インピーダ
   ンス状態に設定する手段 を備えたことを特徴とする記憶装置。