JPH0729400A - メモリーカード - Google Patents
メモリーカードInfo
- Publication number
- JPH0729400A JPH0729400A JP5174025A JP17402593A JPH0729400A JP H0729400 A JPH0729400 A JP H0729400A JP 5174025 A JP5174025 A JP 5174025A JP 17402593 A JP17402593 A JP 17402593A JP H0729400 A JPH0729400 A JP H0729400A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- line
- memory card
- test
- independent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 32
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】メモリーＩＣを内蔵するメモリーカードにおい
て、複数個のメモリーＩＣを同時にテストすることによ
り、メモリーカードのテスト時間を短縮する。 【構成】各メモリーＩＣ２の各信号ライン（アドレスラ
イン１４、データーライン１５、コントロールライン１
６）を、動作テスト時に、インターフェイス部１につな
がる信号ライン（アドレスライン１１、データーライン
１２、コントロールライン１３）から１７の断線部によ
り独立させる。また、各メモリーＩＣ２の動作テスト
後、断線部１７はジャンパー抵抗等により接続され、各
信号ラインは共通化され、正常に機能するメモリーカー
ドとなる。 【効果】各メモリーＩＣの動作テスト時に、各メモリー
ＩＣの信号ラインを独立させたので、複数個のメモリー
ＩＣを同時にテストすることが可能となり、テスト時間
を大幅に短縮することができる。
て、複数個のメモリーＩＣを同時にテストすることによ
り、メモリーカードのテスト時間を短縮する。 【構成】各メモリーＩＣ２の各信号ライン（アドレスラ
イン１４、データーライン１５、コントロールライン１
６）を、動作テスト時に、インターフェイス部１につな
がる信号ライン（アドレスライン１１、データーライン
１２、コントロールライン１３）から１７の断線部によ
り独立させる。また、各メモリーＩＣ２の動作テスト
後、断線部１７はジャンパー抵抗等により接続され、各
信号ラインは共通化され、正常に機能するメモリーカー
ドとなる。 【効果】各メモリーＩＣの動作テスト時に、各メモリー
ＩＣの信号ラインを独立させたので、複数個のメモリー
ＩＣを同時にテストすることが可能となり、テスト時間
を大幅に短縮することができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリーＩＣを内蔵す
るメモリーカードに関する。
るメモリーカードに関する。
【０００２】
【従来の技術】図４は従来のメモリーカードを示すブロ
ック図である。１はメモリーカドのインターフェイス部
であり、２の各メモリーＩＣのアドレスライン１４、デ
ータライン１５、コントロールライン１６が接続され
る。さらに各メモリーＩＣ２の各信号ラインは、すべて
共通化されインターフェイス部１と接続されている。
ック図である。１はメモリーカドのインターフェイス部
であり、２の各メモリーＩＣのアドレスライン１４、デ
ータライン１５、コントロールライン１６が接続され
る。さらに各メモリーＩＣ２の各信号ラインは、すべて
共通化されインターフェイス部１と接続されている。
【０００３】
【発明が解決しようとする課題】しかし、従来のメモリ
ーカードでは、図４に示すようにアドレスライン１４、
データライン１５、コントロールライン１６が各メモリ
ーＩＣで共通になっているため、メモリーカード内部の
メモリーＩＣ２をテストする場合、各メモリーＩＣ２ご
と、順番に動作テストしなければならないので、テスト
時間が長くかかるという問題点を有していた。特に１チ
ップ当りのメモリーＩＣの大容量化に伴い、１チップご
とのテスト時間もかなり多くかかる傾向にあるため、そ
れを複数個内蔵しているメモリーカードにおいては、製
造コストの削減及び製造納期の短縮のためにも、テスト
時間が長くかかることが大きな課題であった。そこで、
本発明は従来のこのような問題点を解決するため、メモ
リーカードのテスト時間を短縮することを目的とする。
ーカードでは、図４に示すようにアドレスライン１４、
データライン１５、コントロールライン１６が各メモリ
ーＩＣで共通になっているため、メモリーカード内部の
メモリーＩＣ２をテストする場合、各メモリーＩＣ２ご
と、順番に動作テストしなければならないので、テスト
時間が長くかかるという問題点を有していた。特に１チ
ップ当りのメモリーＩＣの大容量化に伴い、１チップご
とのテスト時間もかなり多くかかる傾向にあるため、そ
れを複数個内蔵しているメモリーカードにおいては、製
造コストの削減及び製造納期の短縮のためにも、テスト
時間が長くかかることが大きな課題であった。そこで、
本発明は従来のこのような問題点を解決するため、メモ
リーカードのテスト時間を短縮することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、各メモリーＩ
Ｃの動作テスト時に、各メモリーＩＣの信号ラインを独
立させたことを特徴とする。
Ｃの動作テスト時に、各メモリーＩＣの信号ラインを独
立させたことを特徴とする。
【０００５】
【実施例】以下本発明について、実施例に基づき詳細に
説明する。図１は、本発明の実施例を示すメモリーカー
ドのブロック図である。１は外部機器と接続をとるイン
ターフェイス部、２はメモリーカード内部のメモリーＩ
Ｃである。２の各メモリーＩＣのアドレスライン１４、
データライン１５、コントロールライン１６は、１のイ
ンターフェイス部に接続するアドレスライン１１、デー
タライン１２、コントロールライン１３と１７の断線部
により切り放され、それぞれ独立した状態となってい
る。この状態でメモリーＩＣの動作テストをする場合、
各メモリーＩＣ２の各々の信号ライン（アドレスライン
１４、データライン１５、コントロールライン１６）に
テストパッドを設け、前記テストパッドを通して各メモ
リーＩＣの動作テストをすることにより、各メモリーＩ
Ｃの信号を、各メモリーＩＣごとに取り出すことができ
るため、同時にすべてのメモリーＩＣ２をテストするこ
とができ、テスト時間を短縮することができる。。図１
において、、データライン１５のみがデータライン１２
と独立になっていれば、各メモリーＩＣ２のデータを各
メモリーＩＣごとに取り出しテストすることができるた
め、アドレスライン１１とアドレスライン１４、および
コントロールライン１３とコントロールライン１６は１
７により断線せず共通化しても、同時にすべてのメモリ
ーＩＣ２をテストすることができる。
説明する。図１は、本発明の実施例を示すメモリーカー
ドのブロック図である。１は外部機器と接続をとるイン
ターフェイス部、２はメモリーカード内部のメモリーＩ
Ｃである。２の各メモリーＩＣのアドレスライン１４、
データライン１５、コントロールライン１６は、１のイ
ンターフェイス部に接続するアドレスライン１１、デー
タライン１２、コントロールライン１３と１７の断線部
により切り放され、それぞれ独立した状態となってい
る。この状態でメモリーＩＣの動作テストをする場合、
各メモリーＩＣ２の各々の信号ライン（アドレスライン
１４、データライン１５、コントロールライン１６）に
テストパッドを設け、前記テストパッドを通して各メモ
リーＩＣの動作テストをすることにより、各メモリーＩ
Ｃの信号を、各メモリーＩＣごとに取り出すことができ
るため、同時にすべてのメモリーＩＣ２をテストするこ
とができ、テスト時間を短縮することができる。。図１
において、、データライン１５のみがデータライン１２
と独立になっていれば、各メモリーＩＣ２のデータを各
メモリーＩＣごとに取り出しテストすることができるた
め、アドレスライン１１とアドレスライン１４、および
コントロールライン１３とコントロールライン１６は１
７により断線せず共通化しても、同時にすべてのメモリ
ーＩＣ２をテストすることができる。
【０００６】また、各メモリーＩＣ２の動作テスト後、
断線部１７はジャンパー抵抗等により接続され、各信号
ライン（アドレスライン１１とアドレスライン１４、デ
ータライン１２とデータライン１５、コントロールライ
ン１３とコントロールライン１６）は共通化され、正常
に機能するメモリーカードとなる。
断線部１７はジャンパー抵抗等により接続され、各信号
ライン（アドレスライン１１とアドレスライン１４、デ
ータライン１２とデータライン１５、コントロールライ
ン１３とコントロールライン１６）は共通化され、正常
に機能するメモリーカードとなる。
【０００７】図２は、本発明の他の実施例を示すブロッ
ク図である。
ク図である。
【０００８】３はゲートアレイであり、１のインターフ
ェイス部からの信号４を受け、ゲートアレイ３につなが
っている各メモリーＩＣ２を動作させる。各メモリーＩ
Ｃのアドレスライン２１、データライン２２、コントロ
ールライン２３は、各々独立してゲートアレイ３につな
げられている。各メモリーＩＣの動作テストをする場合
各々の独立した信号ライン（アドレスライン２１、デー
タライン２２、コントロールライン２３）にテストパッ
ドを設け、前記テストパッドを通して各メモリーＩＣの
動作テストをすることにより、各メモリーＩＣの信号
を、各メモリーＩＣごとに取り出すことができるため、
同時にすべてのメモリーＩＣ２をテストすることがで
き、テスト時間を短縮することができる。図２におい
て、データライン２２のみが独立になっていれば、各メ
モリーＩＣ２のデータを各メモリーＩＣごとに取り出し
テストすることができるため、図３のごとく、アドレス
ライン２１およびコントロールライン２３を共通化して
も、同時にすべてのメモリーＩＣ２をテストすることが
できる。
ェイス部からの信号４を受け、ゲートアレイ３につなが
っている各メモリーＩＣ２を動作させる。各メモリーＩ
Ｃのアドレスライン２１、データライン２２、コントロ
ールライン２３は、各々独立してゲートアレイ３につな
げられている。各メモリーＩＣの動作テストをする場合
各々の独立した信号ライン（アドレスライン２１、デー
タライン２２、コントロールライン２３）にテストパッ
ドを設け、前記テストパッドを通して各メモリーＩＣの
動作テストをすることにより、各メモリーＩＣの信号
を、各メモリーＩＣごとに取り出すことができるため、
同時にすべてのメモリーＩＣ２をテストすることがで
き、テスト時間を短縮することができる。図２におい
て、データライン２２のみが独立になっていれば、各メ
モリーＩＣ２のデータを各メモリーＩＣごとに取り出し
テストすることができるため、図３のごとく、アドレス
ライン２１およびコントロールライン２３を共通化して
も、同時にすべてのメモリーＩＣ２をテストすることが
できる。
【０００９】また、この実施例の場合、インターフェイ
ス部１と各メモリーＩＣは、ゲートアレイを介して接続
されているため、前述の実施例で述べた断線部１７は必
要なくゲートアレイ内部で処理することができる。
ス部１と各メモリーＩＣは、ゲートアレイを介して接続
されているため、前述の実施例で述べた断線部１７は必
要なくゲートアレイ内部で処理することができる。
【００１０】
【発明の効果】本発明は、各メモリーＩＣの動作テスト
時に、各メモリーＩＣの信号ラインを独立させたので、
複数個のメモリーＩＣを同時にテストすることができ、
テスト時間を大幅に短縮することができる。
時に、各メモリーＩＣの信号ラインを独立させたので、
複数個のメモリーＩＣを同時にテストすることができ、
テスト時間を大幅に短縮することができる。
【図１】本発明の実施例を示すメモリーカードのブロッ
ク図。
ク図。
【図２】本発明の別の実施例を示すメモリーカードのブ
ロック図。
ロック図。
【図３】図２において信号ラインの一部を共通にした場
合のブロック図。
合のブロック図。
【図４】従来の実施例を示すメモリーカードのブロック
図。
図。
１ インターフェイス部 １１ インターフェイス部のアドレスライン １２ インターフェイス部のデータライン １３ インターフェイス部のコントロールライン １４ メモリーＩＣのアドレスライン １５ メモリーＩＣのデータライン １６ メモリーＩＣのコントロールライン １７ 断線部 ２ メモリーＩＣ ２１ メモリーＩＣとゲートアレイ間のアドレスライン ２２ メモリーＩＣとゲートアレイ間のデータライン ２３ メモリーＩＣとゲートアレイ間のコントロールラ
イン ３ ゲートアレイ ４ インターフェイス部とゲートアレイ間の信号
イン ３ ゲートアレイ ４ インターフェイス部とゲートアレイ間の信号
Claims (7)
- 【請求項１】 少なくとも複数個のメモリーＩＣ群から
構成され、さらに各メモリーＩＣの信号ラインの一部も
しくは全部が共通化されているメモリーカードにおい
て、共通化されているすべての信号ラインを各メモリー
ＩＣごとに独立させ、各メモリーＩＣのテスト後、独立
させた信号ラインを共通化したことを特徴とするメモリ
ーカード。 - 【請求項２】 少なくとも複数個のメモリーＩＣ群から
構成され、さらに各メモリーＩＣの信号ラインの一部も
しくは全部が共通化されているメモリーカードにおい
て、共通化されているコントロールライン及びデータラ
インを各メモリーＩＣごとに独立させ、各メモリーＩＣ
のテスト後、独立させたコントロールライン及びデータ
ラインを共通化したことを特徴とするメモリーカード。 - 【請求項３】 少なくとも複数個のメモリーＩＣ群から
構成され、さらに各メモリーＩＣの信号ラインの一部も
しくは全部が共通化されているメモリーカードにおい
て、共通化されているデータラインのみを各メモリーＩ
Ｃごとに独立させ各メモリーＩＣのテスト後、独立させ
たデータラインを共通化したことを特徴とするメモリー
カード。 - 【請求項４】 前記の独立した信号ラインを共通化する
際に、ジャンパー抵抗を使用したことを特徴とする請求
項１及び請求項２及び請求項項３記載のメモリーカー
ド。 - 【請求項５】 少なくとも論理ＩＣと複数個のメモリー
ＩＣ群から構成されるメモリーカードにおいて、論理Ｉ
Ｃと各メモリーＩＣをつなぐすべての信号ラインを独立
させたことを特徴とするメモリーカード。 - 【請求項６】 少なくとも論理ＩＣと複数個のメモリー
ＩＣ群から構成されるメモリーカードにおいて、論理Ｉ
Ｃと各メモリーＩＣをつなぐデ−タライン及びコントロ
ールラインを独立させたことを特徴とするメモリーカー
ド。 - 【請求項７】 少なくとも論理ＩＣと複数個のメモリー
ＩＣ群から構成されるメモリーカードにおいて、論理Ｉ
Ｃと各メモリーＩＣをつなぐデ−タラインのみを独立さ
せたことを特徴とするメモリーカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174025A JPH0729400A (ja) | 1993-07-14 | 1993-07-14 | メモリーカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174025A JPH0729400A (ja) | 1993-07-14 | 1993-07-14 | メモリーカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729400A true JPH0729400A (ja) | 1995-01-31 |
Family
ID=15971324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174025A Pending JPH0729400A (ja) | 1993-07-14 | 1993-07-14 | メモリーカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044807A (ja) * | 2001-07-30 | 2003-02-14 | Toppan Printing Co Ltd | 非接触ｉｃカードと非接触ｉｃカード用インレット及びその検査方法 |
-
1993
- 1993-07-14 JP JP5174025A patent/JPH0729400A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044807A (ja) * | 2001-07-30 | 2003-02-14 | Toppan Printing Co Ltd | 非接触ｉｃカードと非接触ｉｃカード用インレット及びその検査方法 |
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