JPS61236221A - 電荷平衡標本化比較器 - Google Patents
電荷平衡標本化比較器Info
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- JPS61236221A JPS61236221A JP7653885A JP7653885A JPS61236221A JP S61236221 A JPS61236221 A JP S61236221A JP 7653885 A JP7653885 A JP 7653885A JP 7653885 A JP7653885 A JP 7653885A JP S61236221 A JPS61236221 A JP S61236221A
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- Japan
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- voltage
- inverter circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、重荷平衡標本化比較器に関するもので、例
えば、２ＮＲ分圧方式のＡ／Ｄ変換回路に利用して有効
な技術に関するものである。
えば、２ＮＲ分圧方式のＡ／Ｄ変換回路に利用して有効
な技術に関するものである。
性能のよいＡ／Ｄ変換回路を設計する上でのｍ要な１つ
の鍵は、電圧比較回路である。この電圧比較回路として
、米国ナシッナルセミコンダクタ社から提案された重荷
平衡標本化比較器が公知である（日刊工業新聞社昭和５
５年１１月３０日「マイコンエイジのＡ／Ｄ −Ｄ／Ａ
変換技術１相良岩男著の頁８９．９０参照）。
の鍵は、電圧比較回路である。この電圧比較回路として
、米国ナシッナルセミコンダクタ社から提案された重荷
平衡標本化比較器が公知である（日刊工業新聞社昭和５
５年１１月３０日「マイコンエイジのＡ／Ｄ −Ｄ／Ａ
変換技術１相良岩男著の頁８９．９０参照）。
この電荷平衡標本化比較器の感度を高（するため、上記
文献に示された比較器が複数段縦列形態にされる。すな
わち、入力キャパシタとインバータ回路及びスイッチ手
段からなる比較器を縦列形態にさせることによって、感
度を決定するインバータ回路の総合利得Ａを増大させる
。
文献に示された比較器が複数段縦列形態にされる。すな
わち、入力キャパシタとインバータ回路及びスイッチ手
段からなる比較器を縦列形態にさせることによって、感
度を決定するインバータ回路の総合利得Ａを増大させる
。
しかしながら、このようにすると、次のような問題の生
じることが本願発明者によって見い出された。その入力
キャパシタに、インバータ回路の入力と出力とをスイッ
チ手段で短絡させることにより形成されたバイアス電圧
から入力電圧を引いた電圧を取り込む時、各インバータ
回路に比較的大きな直流電流が流れるものとなる。特に
、低消費電力化のために、ＣＭＯＳインバータ回路を用
いた場合には、上記バイアス電圧によりＰチャンネルＭ
ＯＳ Ｆ ＥＴとＮチャンネルＭＯＳ Ｆ ＥＴとが共
にオン状態になって電源電圧と回路の接地電位点との間
で大きな貫通電流を流すものとなる。
じることが本願発明者によって見い出された。その入力
キャパシタに、インバータ回路の入力と出力とをスイッ
チ手段で短絡させることにより形成されたバイアス電圧
から入力電圧を引いた電圧を取り込む時、各インバータ
回路に比較的大きな直流電流が流れるものとなる。特に
、低消費電力化のために、ＣＭＯＳインバータ回路を用
いた場合には、上記バイアス電圧によりＰチャンネルＭ
ＯＳ Ｆ ＥＴとＮチャンネルＭＯＳ Ｆ ＥＴとが共
にオン状態になって電源電圧と回路の接地電位点との間
で大きな貫通電流を流すものとなる。
これにより、ＣＭＯ５回路を採用したことによる低消費
電力化が損なわれてしまう。
電力化が損なわれてしまう。
この発明の目的は、簡単な構成により低消費電力化を図
った電荷平衡標本化比較器を提供することにある。
った電荷平衡標本化比較器を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、電荷平衡標本化比較器を構成する縦列形態に
されたインバータ回路の動作電流とその入力キャパシタ
の容量値を後段側になるに従って小さくさせるものであ
る。
されたインバータ回路の動作電流とその入力キャパシタ
の容量値を後段側になるに従って小さくさせるものであ
る。
第１図には、この発明をＡ／Ｄ変換回路に利用した場合
の一実施例の回路図が示されている。同図のＡ／Ｄ変換
回路は、特に制限されないが、公知のＣＭＯ５半導体集
積回路の製造技術により、１個の単結晶シリコンのよう
な半導体基板上において形成される。
の一実施例の回路図が示されている。同図のＡ／Ｄ変換
回路は、特に制限されないが、公知のＣＭＯ５半導体集
積回路の製造技術により、１個の単結晶シリコンのよう
な半導体基板上において形成される。
安定化された基準電圧Ｖｒｅｆと回路の接地電位Ｏｖと
の間に抵抗が直列に挿入され、これらの抵抗からＮビッ
トのディジタル信号を形成するための分圧端子が取り出
される。したがって、これらの抵抗の数は、２Ｎ個とさ
れ、２Ｎ−１個の分圧端子が取り出される。
の間に抵抗が直列に挿入され、これらの抵抗からＮビッ
トのディジタル信号を形成するための分圧端子が取り出
される。したがって、これらの抵抗の数は、２Ｎ個とさ
れ、２Ｎ−１個の分圧端子が取り出される。
−これにより、アナログ信号変換電圧がスケーリしグさ
れる。この先は、デコーダを兼ねたアナログスイッチが
設けられている。これらのアナログスイッチは、特に制
限されないが、スイッチトリー （ｔｒｅｅ）デコーダ
構造で、接続点が順次法がりながら上記分割抵抗の分割
端子に結合されている。
れる。この先は、デコーダを兼ねたアナログスイッチが
設けられている。これらのアナログスイッチは、特に制
限されないが、スイッチトリー （ｔｒｅｅ）デコーダ
構造で、接続点が順次法がりながら上記分割抵抗の分割
端子に結合されている。
なお、このスイッチトリーＳＴＣに代え、マトリックス
構造のデコーダ等も利用できる。
構造のデコーダ等も利用できる。
上記スイッチトリーＳＴＣの基点は、アナログスイッチ
ＳＷ２を介してキャパシタＣ１の一方の電極に接続され
る。このキャパシタＣ１の他方の電極は、ＣＭＯＳイン
バータ回路Ｎ１の入力に結合される。このインバータ回
路Ｎ１の入出力間には、アナログスイッチＳＷＩを介し
て供給される入力アナログ信号Ｖｉｎのサンプリングの
ため、言い換えるならば、インバータ回路Ｎ１の動作点
（バイアス電圧）を規定させるためのスイッチＳＷ３が
設けられる。
ＳＷ２を介してキャパシタＣ１の一方の電極に接続され
る。このキャパシタＣ１の他方の電極は、ＣＭＯＳイン
バータ回路Ｎ１の入力に結合される。このインバータ回
路Ｎ１の入出力間には、アナログスイッチＳＷＩを介し
て供給される入力アナログ信号Ｖｉｎのサンプリングの
ため、言い換えるならば、インバータ回路Ｎ１の動作点
（バイアス電圧）を規定させるためのスイッチＳＷ３が
設けられる。
上記電圧比較器の感度を高くするため、上記類似のキャ
パシタＣ２，Ｃ３と、スイッチＳＷ４゜ＳＷＳ及びＣＭ
ＯＳインバータ回路Ｎ２．Ｎ３からなる電圧比較器が縦
列形態に接続され、最終段のＣＭＯＳインバータ回路Ｎ
３の出力端子から比較出力Ｑが得られる。これにより、
電荷平衡標本化比較器ＶＣが構成される。この実施例で
は、低消費電力化を図るたは、上記縦列形態にされる各
比較器を構成する各ＣＭＯｓイ〉″バータ回路Ｎ１〜Ｎ
３の動作電流は、Ｎ １ ＞ Ｎ ２ ＞ Ｎ ３のよ
うにに設定され、各キャパシタ０１〜Ｃ３の容量値は、
ＣＩ＞Ｃ２＞Ｃ３のように設定される。上記条件Ｎ ｉ
＞ Ｎ ２ ＞ Ｎ ３を設定するたの具体的構成は
、例えば、各ＣＭＯＳインバータ回ＶｉＮｌ〜Ｎ３を構
成するためのＰチャンネルＭＯ３ＦＥＴとＮすヤンネル
ＭＯＳ Ｆ ＥＴのサイズ（コンダクタンス）が、後段
側になるに従って小さくされる。
パシタＣ２，Ｃ３と、スイッチＳＷ４゜ＳＷＳ及びＣＭ
ＯＳインバータ回路Ｎ２．Ｎ３からなる電圧比較器が縦
列形態に接続され、最終段のＣＭＯＳインバータ回路Ｎ
３の出力端子から比較出力Ｑが得られる。これにより、
電荷平衡標本化比較器ＶＣが構成される。この実施例で
は、低消費電力化を図るたは、上記縦列形態にされる各
比較器を構成する各ＣＭＯｓイ〉″バータ回路Ｎ１〜Ｎ
３の動作電流は、Ｎ １ ＞ Ｎ ２ ＞ Ｎ ３のよ
うにに設定され、各キャパシタ０１〜Ｃ３の容量値は、
ＣＩ＞Ｃ２＞Ｃ３のように設定される。上記条件Ｎ ｉ
＞ Ｎ ２ ＞ Ｎ ３を設定するたの具体的構成は
、例えば、各ＣＭＯＳインバータ回ＶｉＮｌ〜Ｎ３を構
成するためのＰチャンネルＭＯ３ＦＥＴとＮすヤンネル
ＭＯＳ Ｆ ＥＴのサイズ（コンダクタンス）が、後段
側になるに従って小さくされる。
上記入力アナログ信号Ｖｉｎを取り込むスイッチＳＷＩ
とバイアス電圧の設定を行うスイッチＳＷ３〜ＳＷ５は
、クロック信号φ１により制御され、スイッチトリーＳ
ＴＣを介して形成されたアナログ信号変換電圧を伝える
スイッチＳＷ２は、クロック信号φ２により制御される
。これらのクロック信号φｌとφ２は、後述するように
ノンオーバーラツプの相補信号にされる。上記各スイッ
チＳＷ１〜ＳＷ５は、特に制限されないが、並列形態に
されたＮチャンネルＭＯ３ＦＥＴとＰチャンネルＭＯ３
ＦＥＴからなり、これらのＭＯＳＦＥＴは、上記クロッ
ク信号φ１．φ２によって同時にオン／オフ状態に切り
換えられる公知のＣＭＯＳスイッチ回路が利用される。
とバイアス電圧の設定を行うスイッチＳＷ３〜ＳＷ５は
、クロック信号φ１により制御され、スイッチトリーＳ
ＴＣを介して形成されたアナログ信号変換電圧を伝える
スイッチＳＷ２は、クロック信号φ２により制御される
。これらのクロック信号φｌとφ２は、後述するように
ノンオーバーラツプの相補信号にされる。上記各スイッ
チＳＷ１〜ＳＷ５は、特に制限されないが、並列形態に
されたＮチャンネルＭＯ３ＦＥＴとＰチャンネルＭＯ３
ＦＥＴからなり、これらのＭＯＳＦＥＴは、上記クロッ
ク信号φ１．φ２によって同時にオン／オフ状態に切り
換えられる公知のＣＭＯＳスイッチ回路が利用される。
上記スイッチトリーＳＴを構成する各スイッチは、レジ
スタ（ラッチ回路）ＦＦの出力によりその分岐選択が行
われる。
スタ（ラッチ回路）ＦＦの出力によりその分岐選択が行
われる。
この実施例のＡ／Ｄ変換回路の動作を第２図のタイミン
グ図に従って次に説明する。
グ図に従って次に説明する。
まず、クロック信号φ１のハイレベルの期間において、
スイッチＳＷＩは、スイッチＳＷ３〜ＳＷ５はオン状態
にされる。この時、クロック信号φ２はロウレベルにさ
れ、スイッチＳＷ２はオフ状態にされる。これによって
、キャパシタＣ１は、入力アナログ信号ＶｉｎからＣＭ
ＯＳインバータ回路Ｎｌの入力と出力とを短絡するこ
とによって形成されたバイアス電圧（動作点）ＶＬを差
し引いた電圧に充電される（サンプリング状態）、なお
、各インバータ回路Ｎ１〜Ｎ３のバイアス電圧にバラツ
キがあれば、後段側のＣＭＯＳインバータ回路Ｎ２．Ｎ
３の入力キャパシタＣ２，Ｃ３には、それぞれのバイア
ス電圧と、前段のバイアス電圧の差分の電圧にそれぞれ
充電される。
スイッチＳＷＩは、スイッチＳＷ３〜ＳＷ５はオン状態
にされる。この時、クロック信号φ２はロウレベルにさ
れ、スイッチＳＷ２はオフ状態にされる。これによって
、キャパシタＣ１は、入力アナログ信号ＶｉｎからＣＭ
ＯＳインバータ回路Ｎｌの入力と出力とを短絡するこ
とによって形成されたバイアス電圧（動作点）ＶＬを差
し引いた電圧に充電される（サンプリング状態）、なお
、各インバータ回路Ｎ１〜Ｎ３のバイアス電圧にバラツ
キがあれば、後段側のＣＭＯＳインバータ回路Ｎ２．Ｎ
３の入力キャパシタＣ２，Ｃ３には、それぞれのバイア
ス電圧と、前段のバイアス電圧の差分の電圧にそれぞれ
充電される。
次に、クロック信号φ１がロウレベルにされた後クロッ
ク信号φ２はハイレベルにされる。これにより、スイッ
チＳＷ１．ＳＷ３〜ＳＷ５がオフ状態にされた後、スイ
ッチＳＷ２はオン状態にされる（比較状態）、これによ
って、入力アナログ信号ＶｉｎとスイッチトリーＳＴを
介した分圧電圧とが比較される０例えば、Ｖｉａ＞分圧
電圧ならＣＭＯＳインバータ回路Ｎ１の出力電圧は、上
記バイアス電圧に対して上記電荷に置き換えられた電圧
差とその利得に従った電圧ΔＶだけハイレベルに、逆に
Ｖｉｎ＜分圧電圧なら電圧ΔＶだけロウレベルに変化す
る。この電圧ΔＶは、次段回路の同様な電荷平衡比較動
作により次々に増幅され、最終段回路Ｎ３の出力Ｑは、
上記Ｖｉｎ＞分圧電圧ならハイレベルに、逆にＶｉｎ＜
分圧電圧なら同図に実線で示すようにロウレベルにされ
る。この出力によって、上記スイッチトリーＳＴＣの分
岐制御を行うレジスタＦＦの出力が、二分法を用いるこ
とにより上位ピッ）ＭＳＢから順に決定される。
ク信号φ２はハイレベルにされる。これにより、スイッ
チＳＷ１．ＳＷ３〜ＳＷ５がオフ状態にされた後、スイ
ッチＳＷ２はオン状態にされる（比較状態）、これによ
って、入力アナログ信号ＶｉｎとスイッチトリーＳＴを
介した分圧電圧とが比較される０例えば、Ｖｉａ＞分圧
電圧ならＣＭＯＳインバータ回路Ｎ１の出力電圧は、上
記バイアス電圧に対して上記電荷に置き換えられた電圧
差とその利得に従った電圧ΔＶだけハイレベルに、逆に
Ｖｉｎ＜分圧電圧なら電圧ΔＶだけロウレベルに変化す
る。この電圧ΔＶは、次段回路の同様な電荷平衡比較動
作により次々に増幅され、最終段回路Ｎ３の出力Ｑは、
上記Ｖｉｎ＞分圧電圧ならハイレベルに、逆にＶｉｎ＜
分圧電圧なら同図に実線で示すようにロウレベルにされ
る。この出力によって、上記スイッチトリーＳＴＣの分
岐制御を行うレジスタＦＦの出力が、二分法を用いるこ
とにより上位ピッ）ＭＳＢから順に決定される。
以下同様に、この実施例では、レジスタＦＦのＮビット
のディジタル信号がＮ回のサンプリング状態と比較状態
との繰り返しの後に決定される。
のディジタル信号がＮ回のサンプリング状態と比較状態
との繰り返しの後に決定される。
この実施例では、上記比較動作において後段側回路は、
前段側回路の増幅出力ΔＶを受けるものであるので、そ
れほど高感度にされる必要がないことより、その動作電
流、言い換えるならばコンダクタンスの小さなＭＯＳＦ
ＥＴを用いて比較的緩やかに変化する伝達特性（小さな
利得）のインバータ回路を用いるものである。これによ
り、サンプリング期間において、その入力と出力が短絡
状態にされた時に電源電圧と回路の接地電位点に流れる
貫通電流を小さくできる。また、それぞれの入力キャパ
シタの容量値も小さくされるから、上記電流を小さくし
てもその零補正時間を短くできるから動作速度が犠牲に
ならない。
前段側回路の増幅出力ΔＶを受けるものであるので、そ
れほど高感度にされる必要がないことより、その動作電
流、言い換えるならばコンダクタンスの小さなＭＯＳＦ
ＥＴを用いて比較的緩やかに変化する伝達特性（小さな
利得）のインバータ回路を用いるものである。これによ
り、サンプリング期間において、その入力と出力が短絡
状態にされた時に電源電圧と回路の接地電位点に流れる
貫通電流を小さくできる。また、それぞれの入力キャパ
シタの容量値も小さくされるから、上記電流を小さくし
てもその零補正時間を短くできるから動作速度が犠牲に
ならない。
（１１電荷平衡標本化比較器を構成する縦列形態にされ
た反転増幅回路の動作電流と入力キャパシタの容量値を
、後段側に配置されるに従って小さく設定することによ
り、感度や動作速度を犠牲にすることなくサンプリング
期間での反転増幅回路を多して流れる直流電流やキャパ
シタの充電電流を低減できるという効果が得られる。
た反転増幅回路の動作電流と入力キャパシタの容量値を
、後段側に配置されるに従って小さく設定することによ
り、感度や動作速度を犠牲にすることなくサンプリング
期間での反転増幅回路を多して流れる直流電流やキャパ
シタの充電電流を低減できるという効果が得られる。
（２１ＣＭ ＯＳ回路を採用した場合においては、上記
反転増幅回路を構成するＣＭＯＳインバータ回路に生じ
る貫通電流が、その消費電流に占める割合が大きくなる
から、上記（１）による直流電流の低減によってＣＭＯ
５集積回路の大幅な低消費電力化を図ることができると
いう効果が得られる。
反転増幅回路を構成するＣＭＯＳインバータ回路に生じ
る貫通電流が、その消費電流に占める割合が大きくなる
から、上記（１）による直流電流の低減によってＣＭＯ
５集積回路の大幅な低消費電力化を図ることができると
いう効果が得られる。
（３）上記動作電流の低減のために、Ｍ ＯＳ Ｆ Ｅ
Ｔの素子サイズを小さく設定することより、高集積化
を図ることができるという効果が得られる。
Ｔの素子サイズを小さく設定することより、高集積化
を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、縦列形態にさ
れる反転増幅回路とその入力キャパシタの数は、必要に
応じて種々の実施形態を採るとこができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、縦列形態にさ
れる反転増幅回路とその入力キャパシタの数は、必要に
応じて種々の実施形態を採るとこができるものである。
また、反転増幅回路は、ＣＭＯＳインバータ回路の他、
負荷手段と駆動Ｍ ＯＳ Ｆ Ｅ Ｔとにより構成され
るものであってもよい。
負荷手段と駆動Ｍ ＯＳ Ｆ Ｅ Ｔとにより構成され
るものであってもよい。
この発明は、各種のＡ／Ｄ又はＤ／Ａ変換回路等に用い
られる電圧比較器として広（利用できるものである。
られる電圧比較器として広（利用できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作の一例を説明するためのタイミング図である
。
、その動作の一例を説明するためのタイミング図である
。
Claims (1)
- 【特許請求の範囲】 １、アナログスイッチを介して２つの入力電圧が選択的
に供給される入力回路と、その入力にそれぞれキャパシ
タを介して入力電圧が供給され、その入力と出力との間
にそれぞれスイッチ手段が設けられ、縦列形態にされた
複数の反転増幅回路とからなり、上記アナログスイッチ
の一方と上記反転増幅回路に設けられたスイッチ手段と
は同じ制御信号によって制御されるとともに、上記縦列
回路のうち、後段側の回路はその前段側の回路に比べて
その動作電流と入力キャパシタの容量値が小さく設定さ
れてなることを特徴とする電荷平衡標本化比較器。 ２、上記反転増幅回路は、ＣＭＯＳインバータ回路によ
り構成され、後段側のＣＭＯＳインバータ回路を構成す
るＭＯＳＦＥＴのコンダクタンスはその前段側のＣＭＯ
Ｓインバータ回路を構成するＭＯＳＦＥＴのコンダクタ
ンスに比べて小さく設定されるものであることを特徴と
する特許請求の範囲第１項記載の電荷平衡標本化比較回
路。 ３、上記電荷平衡標本化比較器は、入力アナログ信号と
ラダー抵抗で形成されたスケーリング電圧とを受け、Ａ
／Ｄ変換出力を形成するものであることを特徴とする特
許請求の範囲第１又は第２項記載の電荷平衡標本化比較
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076538A JPH0695641B2 (ja) | 1985-04-12 | 1985-04-12 | 電荷平衡標本化比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076538A JPH0695641B2 (ja) | 1985-04-12 | 1985-04-12 | 電荷平衡標本化比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61236221A true JPS61236221A (ja) | 1986-10-21 |
| JPH0695641B2 JPH0695641B2 (ja) | 1994-11-24 |
Family
ID=13608045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076538A Expired - Lifetime JPH0695641B2 (ja) | 1985-04-12 | 1985-04-12 | 電荷平衡標本化比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695641B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423444A (en) * | 1977-07-25 | 1979-02-22 | Hitachi Ltd | Comparator |
| JPS5750133A (en) * | 1980-09-09 | 1982-03-24 | Citizen Watch Co Ltd | Buffer circuit |
-
1985
- 1985-04-12 JP JP60076538A patent/JPH0695641B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423444A (en) * | 1977-07-25 | 1979-02-22 | Hitachi Ltd | Comparator |
| JPS5750133A (en) * | 1980-09-09 | 1982-03-24 | Citizen Watch Co Ltd | Buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695641B2 (ja) | 1994-11-24 |
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