JPS61240662A - 厚膜金属パタ−ンの形成方法 - Google Patents
厚膜金属パタ−ンの形成方法Info
- Publication number
- JPS61240662A JPS61240662A JP8278285A JP8278285A JPS61240662A JP S61240662 A JPS61240662 A JP S61240662A JP 8278285 A JP8278285 A JP 8278285A JP 8278285 A JP8278285 A JP 8278285A JP S61240662 A JPS61240662 A JP S61240662A
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- JP
- Japan
- Prior art keywords
- film
- pattern
- intermediate layer
- mask
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は欠陥の少ない金属メッキパターンの形成方法に
関する。
関する。
従来・厚膜の金属メツキノ４ターンを形成する場合、た
とえばＸｉ吸収用のＡｕメッキパターンを形成する場合
に以下のように行なってきた。すなわち、半導体基板の
上に接着層としてのＴｉ薄膜およびＡｕメッキ電極用の
Ａｕ薄膜を形成し、その上に中間層を形成する。更にそ
の上にレジスト材料を塗布して所望のパターンを露光後
、現像する。このレジストパターンをマスクとして用い
て、中間層をスパッタエツチングして下地のＡｕ薄膜を
露出させる。次にＡｕ薄膜を電極とし、中間層ノ４ター
ンをマスクとして電気メッキによ）Ａｕ層を堆積させる
。最後に中間層パターンと除去することによってＡｕメ
ッキパターンを得るものである。
とえばＸｉ吸収用のＡｕメッキパターンを形成する場合
に以下のように行なってきた。すなわち、半導体基板の
上に接着層としてのＴｉ薄膜およびＡｕメッキ電極用の
Ａｕ薄膜を形成し、その上に中間層を形成する。更にそ
の上にレジスト材料を塗布して所望のパターンを露光後
、現像する。このレジストパターンをマスクとして用い
て、中間層をスパッタエツチングして下地のＡｕ薄膜を
露出させる。次にＡｕ薄膜を電極とし、中間層ノ４ター
ンをマスクとして電気メッキによ）Ａｕ層を堆積させる
。最後に中間層パターンと除去することによってＡｕメ
ッキパターンを得るものである。
しかしながら、このような製造方法によるときには以下
の点で問題があった。まず、レジスト・クターンをマス
クにして下地の中間層をスノやツタエツチングする工程
において、中間層の厚さのばらつき、あるいはスパッタ
エツチング装置内での工ッチング速度のばらつき等によ
って、半導体基板内あるいは半導体基板相互でエツチン
グの終点にばらつきが生じる。したがって、エツチング
の終点が速い部分においては、Ａｕ薄膜の露出後もオー
バーエツチング嘔れるので、今度はＡｕ薄膜がスパッタ
リングされる。特にＡｕは比較的スパッタリング率の高
い金属であるので容易にスフ９ツタリングされる。こう
してスパッタリングされたＡｕが、中間層パターンの側
壁に再付着すると、これが導電層となるために、後の電
気Ａｕメッキ工程において、中間層パターンの側壁でＡ
ｕの異常堆積が生じ、これによｌ） Ａｕメッキパター
ンの欠陥密度が増大するという欠点があった。
の点で問題があった。まず、レジスト・クターンをマス
クにして下地の中間層をスノやツタエツチングする工程
において、中間層の厚さのばらつき、あるいはスパッタ
エツチング装置内での工ッチング速度のばらつき等によ
って、半導体基板内あるいは半導体基板相互でエツチン
グの終点にばらつきが生じる。したがって、エツチング
の終点が速い部分においては、Ａｕ薄膜の露出後もオー
バーエツチング嘔れるので、今度はＡｕ薄膜がスパッタ
リングされる。特にＡｕは比較的スパッタリング率の高
い金属であるので容易にスフ９ツタリングされる。こう
してスパッタリングされたＡｕが、中間層パターンの側
壁に再付着すると、これが導電層となるために、後の電
気Ａｕメッキ工程において、中間層パターンの側壁でＡ
ｕの異常堆積が生じ、これによｌ） Ａｕメッキパター
ンの欠陥密度が増大するという欠点があった。
本発明の目的はこのような従来の欠点を除去し・欠陥密
度の小さな厚膜金属メッキパターンを得る方法を提供す
ることにある。
度の小さな厚膜金属メッキパターンを得る方法を提供す
ることにある。
本発明は半導体基板の上にスパッタリング率の低い金属
薄膜を形成する工程と前記金属薄膜の上に厚膜Ｏ中間層
を形成した後にレジスト材料を塗布し、所望のパターン
を露光して現像する工程と、前記レジストパターンをマ
スクとし、下地の厚膜中間層をスパッタエツチングによ
り除去ｔ７て前記金属薄膜を露出させる工程と、前記金
属薄膜を電極とし、前記中間層パターンをマスクとして
電気メッキにより金属層を堆積させる工程と、前記中間
層パターンを除去する工程とを行うことを特徴とする厚
膜金属パターンの形成方法である。
薄膜を形成する工程と前記金属薄膜の上に厚膜Ｏ中間層
を形成した後にレジスト材料を塗布し、所望のパターン
を露光して現像する工程と、前記レジストパターンをマ
スクとし、下地の厚膜中間層をスパッタエツチングによ
り除去ｔ７て前記金属薄膜を露出させる工程と、前記金
属薄膜を電極とし、前記中間層パターンをマスクとして
電気メッキにより金属層を堆積させる工程と、前記中間
層パターンを除去する工程とを行うことを特徴とする厚
膜金属パターンの形成方法である。
以下本発明の一実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図（、）において、半導体基板１上にスパッタリン
グ率がφぜいチタンの薄膜２をスパッタリング法によ多
形成する。次いで、第１図（ｂ）のように中間層として
厚膜有機層３を０５〜５μｍ程度スピン塗布によ多形成
し、これを焼きしめた後にシリコーン系レジスト４を０
．１〜０３μｍ程度スピン塗布して露光し、現像する。
グ率がφぜいチタンの薄膜２をスパッタリング法によ多
形成する。次いで、第１図（ｂ）のように中間層として
厚膜有機層３を０５〜５μｍ程度スピン塗布によ多形成
し、これを焼きしめた後にシリコーン系レジスト４を０
．１〜０３μｍ程度スピン塗布して露光し、現像する。
その表面にシリコーン系レジストパターンをマスクとし
て０２ガスを用い、反応性イオンエツチングによ〃、中
間層の有機膜３をエツチングして第１図（ｃ）に示すよ
うにチタン薄膜２を露出させる。チタンはスパッタリン
グ率が小さいので０２ガスによるスパッタを軽減するこ
とができる。このチタン薄膜２を電極とし、有機膜３の
パターンをマスクとして第１図（ｄ）のようにＡｕ５を
電気的に選択メッキする。ｆ＆後に有機膜３の・臂ター
ンを０２ガスによりプラズマエッチングして除去し、第
１図（、）に示すＡｕ５による厚膜金属パターンを得る
。上記工程において、下地金属膜としてはスパッタリン
グ率が小石なタンタル、タングステンでもよく、またメ
ッキ用金属としてはＡｕ以外の材料でもよい。
て０２ガスを用い、反応性イオンエツチングによ〃、中
間層の有機膜３をエツチングして第１図（ｃ）に示すよ
うにチタン薄膜２を露出させる。チタンはスパッタリン
グ率が小さいので０２ガスによるスパッタを軽減するこ
とができる。このチタン薄膜２を電極とし、有機膜３の
パターンをマスクとして第１図（ｄ）のようにＡｕ５を
電気的に選択メッキする。ｆ＆後に有機膜３の・臂ター
ンを０２ガスによりプラズマエッチングして除去し、第
１図（、）に示すＡｕ５による厚膜金属パターンを得る
。上記工程において、下地金属膜としてはスパッタリン
グ率が小石なタンタル、タングステンでもよく、またメ
ッキ用金属としてはＡｕ以外の材料でもよい。
本発明によれば、中間層のスパッタエツチング工程にお
いて、下地金属膜にスノ？ ツタリング率が小さい材質
を用いるため、オーバーエツチングにおける下地金属膜
のスパッタリングによる中間層側壁への付着を小さくで
き、これにより欠陥密度の小石な厚膜金属メッキパター
ンを得ることができる効果を有するものである。
いて、下地金属膜にスノ？ ツタリング率が小さい材質
を用いるため、オーバーエツチングにおける下地金属膜
のスパッタリングによる中間層側壁への付着を小さくで
き、これにより欠陥密度の小石な厚膜金属メッキパター
ンを得ることができる効果を有するものである。
第１図（ａ）〜（ｅ）は本発明の主要工程における断面
図である。 １・・・半導体基板、２・・・チタン薄層、３・・・中
間厚膜有機層、４・・・シリコーン系レジスト、５・・
・Ａｕメッキ層。 第１図
図である。 １・・・半導体基板、２・・・チタン薄層、３・・・中
間厚膜有機層、４・・・シリコーン系レジスト、５・・
・Ａｕメッキ層。 第１図
Claims (1)
- （１）半導体基板の上にスパッタリング率の低い金属薄
膜を形成する工程と、前記金属薄膜の上に厚膜の中間層
を形成した後にレジスト材料を塗布し、所望のパターン
を露光して現像する工程と、前記レジストパターンをマ
スクとし、下地の厚膜中間層をスパッタエッチングによ
り除去して前記金属薄膜を露出させる工程と、前記金属
薄膜を電極とし、前記中間層パターンをマスクとして電
気メッキにより金属層を堆積させる工程と、前記中間層
パターンを除去する工程とを行うことを特徴とする厚膜
金属パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278285A JPS61240662A (ja) | 1985-04-18 | 1985-04-18 | 厚膜金属パタ−ンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278285A JPS61240662A (ja) | 1985-04-18 | 1985-04-18 | 厚膜金属パタ−ンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240662A true JPS61240662A (ja) | 1986-10-25 |
Family
ID=13783984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278285A Pending JPS61240662A (ja) | 1985-04-18 | 1985-04-18 | 厚膜金属パタ−ンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240662A (ja) |
-
1985
- 1985-04-18 JP JP8278285A patent/JPS61240662A/ja active Pending
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