JPS612412A - トランスバ−サルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号処理に関して、有効にム／Ｄ
（アナログ／ディジタル）変換ビット数の範囲内で演算
を行い、かつ、ＬＳＩ化に際して、容易に継続接続を可
能にするトランスバーサルフィルタに関するものである
。

従来例の構成とその問題点 以下、図面を参照し寿から従来のトランスバーサルフィ
ルタについて説明する。第１図は、従来のトランスバー
サルフィルタのブロック図で、（ＷＯ　）・−（ｔ＋　
）−（Ｗｉ　）−（”Ｉｆ−１）はＮ個の乗算器、（Ａ
Ｏ）・・・（ム、）・・・（ム、）・・・（ムＮ−２）
は（Ｎ−１）個の加算器、（Ｄｌ）・・・（Ｄ２）・・
・（Ｄ、）・・・（Ｄ＋＋）は（Ｎ−１）個の遅延回路
である０ ここで、入力されたディジタル信号は、並列に接続され
た前記乗算器（ＷＯ）・・・（Ｗｌ）・・（Ｗ工）・・
（”Ｎ−１）　　に入力され、この乗算器（Ｗ工）の出
力は、前記加算器（Ａ１）の一方の入力端子と接続され
、加算器（Ａよ）の別の入力端子は遅延回路（Ｄｉ＋＋
　）の出力端子に接続され、また、加算回路（Ａ１）の
出力端子は遅延回路（Ｄｉ）の入力端子に接続されてい
る。

上記の構成では、ＬＳＩ化に際し、トランスバーサルフ
ィルタの段数は固定され、段数を変更するには新しくＬ
ＳＩ１作り直さねばならない。

更に次の問題点を第２図、第３図、第４図を用いて説明
する。第２図は、入力信号としてビデオ信号の場合であ
り、一般にペデスタルレベルＬ。

が零となるが、Ｓで示すＡ／Ｄ変換範囲や、フィルタな
どの限られたビット数で有効に演算を行うタメニ、ペデ
スタルレベルをオフセットする事が多く、このオフセン
ト電圧（Ｖ）がＶ、である事を示している。

第３図は、トランスバーサルフィルタのタップ利得の一
例を示した図で、遅延時間がｔ＝＝Ｑとｔ−ｎに各々１
と恥の利得を与えた場合を示している。

第４図は、第１図で示すビデオ信号を、第２図で示すタ
ップ利得を有するトランスバーサルフィルタに入力した
時の出力信号を示している。第４図から明らかなように
トランスバーサルフィルタを通すことによシ、新たに直
流成分が加ゎり、結果としてオフセット電圧Ｖは１．５
　Ｖ、　　となり、ビデオ信号がＡ／Ｄ変換範囲ｓｌは
ずれて、誤った演算結果を生じるという問題点を有して
いた。

発明の目的 本発明の目的は、オフセットレジスタＴｈ有ｔ、、かつ
ＬＳＩ化に際して容易に継続接続を可能にする構成を有
するトランスバーサルフィルタラ提供する事である。

発明の構成 本発明のトランスバーサルフィルタは、ディジタル信号
を処理する（Ｎ＋Ｍ＋１）個の乗算器（Ｗ−Ｎ　）　”
’（ＷＯ　）”’（Ｗｉ　）”・（ＷＭ　）　　と、２
っのディジタル信号を加算する（Ｎ＋Ｍ＋１）個の加算
器（Ａ−Ｎ　）−（Ａｏ　）−（Ａｉ　）・−（ＡＭ　
）と、ディジタル信号の遅延を行なう（Ｎ＋Ｍ＋１）個
の遅延回路（Ｄ、、−Ｎ）・・（ＤＯ戸・・（Ｄｌ）・
（ＤＭ）と、入力信号をオフセットするオフセットレジ
スタと、このオフセットレジスタを切換えるスイッチｓ
ｗｌ具備し、入力されたディジタル信号に対し、前記（
Ｎ−１−Ｍ−１−１）個の乗算器（ＷＮ）・・・（ｗｏ
）・・・（”ｊ−）・・（ＷＭ　）　を並列に接続し、
前記乗算器（Ｗ工）の出力を前記加算器（Ａよ）の一方
の入力端子に接続し、かつ前記加算器（Ａ１）の他方の
入力端子を前記遅延回路（Ｄｌ−１）の出力端子に接続
し、前記加算器（ＡＭ）の一方の入力端子に切換えスイ
ッチの可動端子を接続し、そのスイッチの一方の固定端
子に前記オフセットレジスタを接続し、他方の固定端子
を接続端子に接続するように構成し、これにより、トラ
ンスバーサルフィルタで生じる直流成分のをオフセット
シて、Ａ／Ｄ変換ビット数の範囲内で有効に演算全行な
い、かつＬＳＩ化に際して、チップを継続接続する事に
よりトランスバーザルフィルタの段数を任意に設定する
事が可能となる。

実施例の説明 以下、本発明の実施例について、図面を参照しながら説
明する。第６図は、本発明の一実施例に係ルトランスバ
ーサルフィルタのブロック図である。第６図において、
（Ｗ−＞１）・・・（ＷＯ）・　（Ｗ工）・・・（ＷＭ
　＞　　は、（Ｎ−１−Ｍ＋１）個の乗算器、（Ａ−Ｎ
　Ｌ”（ＡｏＬ・（Ａｉ　）”’（ＡＭ　）は、２つの
ディジタル信号を加算する加算器、（Ｄ−Ｎ）−・・（
ＤＯル・ｌ　Ｄ□）−（ＤＭ　）は（Ｎ＋Ｍ±１）個の
遅延回路、ＳＷはオフセットレジスタを切換える切換ス
イッチで、一方の固定端子ａは接続端子Ｃに、他方の固
定端子すはオフセットレジスタに接続されている。捷だ
、１は乗算器、加算器、遅延回路各１個ずつから構成さ
れる基本ブロック、そして、２は前記１の基本ブロック
複数個から構成されるブロックである。

以上の様に構成されたトランスバーサルフィルタについ
て、以下、その動作を述べる。目的とする段数のトラン
スバーサルフィルタを得る為には、基本ブロック１を必
要な数だけ用意すれば良い。

例えば、このようにして得られたブロック２のみでＬＳ
Ｉ化を行うには、スイｙｆｓＶｉ’ｆｒ：固定端子す側
に切換えてオフセットレジスタに接続すれば良く、タッ
プ利得による直流成分を、入力信号がＡ　／　Ｄ変換範
囲内に入るように、その直流成分を打消すようにオフセ
ットレジスタの値を設定すれは良い。このオフセットレ
ジスタの設定は、ハードウェアによっても、ソフトウェ
アによっても制御が可能である。更にトランスバーサル
フィルタの段数を変更する必要のある時には、前記スイ
ッチＳＷを固定端子ａ側に切換えて、付加するブロック
の出力を接続端子Ｃに接続ｌ〜、入力信号に対して最前
段にあたるブロックのＳＷを固定端子す側に切換え、オ
フセットレジスタを設定する事にヨリ、トランスバーサ
ルフィルタ全体の直流成分全打消し、入力信号−ｊｚＡ
／Ｄ変換範囲内に入るようにする事が可能となる。

発明の効果 以上の説明から明らかなように、本発明は、乗算器、加
算器、遅延回路、オフセットレジスタ。

スイッチから構成されたトランスバーサルフィルタで、
ＬＳＩ化に際してテップを継続接続する事により、必要
に応じて任意の段数のトランスバーサルフィルタを容易
に得る事が出来、捷だ、トランスバーサルフィルタのタ
ップ利得による直流成分をオフセットする事により、）
、／Ｄ変換のビット数範囲内で有効に演算が行えるとい
う効果が得られる。

【図面の簡単な説明】

第１図は従来のトランスバーサルフィルタのブロック図
、第２図は入力ビデオ信号の波形図、第３図は時間とタ
ップ利得の関係を示す概念図、第４図は出力ビデオ信号
の波形図、第５図は本発明の一実施例に係るトランスバ
ーサルフィルタのブロック図である。 （Ｗ□Ｎ）・・（町）・・・（Ｗｌ）・・（ＷＮ−４）
・・・　・乗算器、（ムｏ　）　−（Ａ＋　　）　−（
Ａ４　）　−（ＡＮ　、、−２）　−・・・加算器、（
Ｄｌ）・・（Ｄｉ）・・・（ＤＨ−１）・・・・・・遅
延回路、（Ｗ−Ｎ　Ｌ−（Ｎｏ　）−（Ｗｌ）・−（Ｗ
Ｍ　）　−−乗算器、（人。凍・・（Ａ１）・・（Ａよ
）・・・（ＡＭ）・・・・・加算器、（Ｄ−Ｎ　）・−
（ＤＯ　）−（Ｄｉ　Ｌ・・（ＤＭ）・・・・遅延回路
、１・・　・基本ブロック、２・・・　ブロック、ＳＷ
・・・・・切換スイッチ、ａ、ｂ・・・・固定端子、Ｃ
・・・・・接続端子。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ｉ１ 第２図 第３図 し賞Ｏｃ＝７Ｌ　　跨閤

Claims (1)

【特許請求の範囲】
1. ディジタル信号を処理する（Ｎ＋Ｍ＋１）個の乗算器（
   Ｗ＿−＿Ｎ）・・・（Ｗ＿Ｏ）・・・（Ｗ＿ｉ）・・・
   （Ｗ＿Ｍ）と、２つのディジタル信号を加算する（Ｎ＋
   Ｍ＋１）個の加算器（Ａ＿−＿Ｎ）・・・（Ａ＿Ｏ）・
   ・・（Ａ＿ｉ）・・・（Ａ＿Ｍ）と、ディジタル信号の
   遅延を行なう（Ｎ＋Ｍ＋１）個の遅延回路（Ｄ＿−＿Ｎ
   ）・・・（Ｄ＿Ｏ）・・・（Ｄ＿ｉ）・・・（Ｄ＿Ｍ）
   と、入力信号をオフセットするオフセットレジスタと、
   このオフセットレジスタを切換えるスイッチＳＷを具備
   し、入力されたディジタル信号に対し、前記（Ｎ＋Ｍ＋
   １）個の乗算器（Ｗ＿−＿Ｎ）・・・（Ｗ＿Ｏ）・・・
   （Ｗ＿ｉ）・・・（Ｗ＿Ｍ）を並列に接続し、前記乗算
   器（Ｗ＿ｉ）の出力端子を前記加算器（Ａ＿ｉ）の一方
   の入力端子に接続し、かつ前記加算器（Ａ＿ｉ）の別の
   一方の入力端子を前記遅延回路（Ｄ＿ｉ＿−＿１）の出
   力端子と接続し、前記加算器（Ａ＿−＿Ｎ）の一方の入
   力端子に切換スイッチの可動端子を接続し、その切換ス
   イッチの一方の固定端子に前記オフセットレジスタを接
   続し、別の固定端子を接続端子に接続するよう構成した
   トランスバーサルフィルタ。