JPH01108806A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
- Publication number
- JPH01108806A JPH01108806A JP26728187A JP26728187A JPH01108806A JP H01108806 A JPH01108806 A JP H01108806A JP 26728187 A JP26728187 A JP 26728187A JP 26728187 A JP26728187 A JP 26728187A JP H01108806 A JPH01108806 A JP H01108806A
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- offset
- value
- output
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 8
- 230000000694 effects Effects 0.000 abstract description 7
- 230000002411 adverse Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 238000005070 sampling Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明はディジタルフィルタに関し、特にアナログ・デ
ィジタル混載の通信用ＬＳＩ等に用いられるディジタル
フィルタに関する。
ィジタル混載の通信用ＬＳＩ等に用いられるディジタル
フィルタに関する。
従来、この種のディジタルフィルタは、加算器。
乗算器及びレジスタ等を備え、入力ディジタル信τ
号を含む内部のディジタル信号１の補数表示形式で表現
し、所定のフィルタ演算を行うのが一般的である。
し、所定のフィルタ演算を行うのが一般的である。
従来のディジタルフィルタの一例として、伝達関数Ｈ１
（ｚ）が Ｈｔ（ｚ） ＝ １ ＋ ２ｚ 十ｚ 但し、Ｚ−’＝６−Ｊ”げ’ｒ、 ｆ ： 信号周波ａ
。
（ｚ）が Ｈｔ（ｚ） ＝ １ ＋ ２ｚ 十ｚ 但し、Ｚ−’＝６−Ｊ”げ’ｒ、 ｆ ： 信号周波ａ
。
Ｔ：サンプリング周期
で表わされる回路を第６図に示す。
サンプリング周期Ｔで人力された入力ディジタに信号Ｖ
ｘは、レジスタ２１．２２にょｂ ｚ−” ＊２ すな
わちＴ、２Ｔの遅延時間を与えられると共にレジスタ２
１の出力信号ＶＲＩは乗算器２３によシ係数乗算演算（
×２）され、これら入力ディジタＡ！、４Ｍ号ｖ！、レ
ジスタ２２の出力信号■３２及び乗算器２３の出力信号
が加算器２４によシ加算され出力される。
ｘは、レジスタ２１．２２にょｂ ｚ−” ＊２ すな
わちＴ、２Ｔの遅延時間を与えられると共にレジスタ２
１の出力信号ＶＲＩは乗算器２３によシ係数乗算演算（
×２）され、これら入力ディジタＡ！、４Ｍ号ｖ！、レ
ジスタ２２の出力信号■３２及び乗算器２３の出力信号
が加算器２４によシ加算され出力される。
この構成による伝達関数Ｈｔ（Ｚ）は、第７図に示すよ
うに、周波数”／（２Ｔ） Ｋ零点を有する低域フィル
タとなる。
うに、周波数”／（２Ｔ） Ｋ零点を有する低域フィル
タとなる。
内部で演算されるディジタル信号の値の表現として２の
補数表示形式を用いるのは、主として加算器２乗算器等
のハードウェアの構成のしやすさに帰因している。
補数表示形式を用いるのは、主として加算器２乗算器等
のハードウェアの構成のしやすさに帰因している。
上述した従来のディジタルフィルタは、内部のディジタ
ル信号ｔ−２の補数表示形式で表現し演算する構成とな
って−るので、λカディジタル信号ｖ■がゼロ近傍であ
ると、反転する上位ビットのビット数及び反転頻度が増
加し、ＬＳＩ化し特に０ＭＯ８型の）した場合に、同一
チップ上の他の回路、特にアナログ回路にノイズ等の悪
影響を与えるとともに消費電力が増加するとめう欠点が
ある。
ル信号ｔ−２の補数表示形式で表現し演算する構成とな
って−るので、λカディジタル信号ｖ■がゼロ近傍であ
ると、反転する上位ビットのビット数及び反転頻度が増
加し、ＬＳＩ化し特に０ＭＯ８型の）した場合に、同一
チップ上の他の回路、特にアナログ回路にノイズ等の悪
影響を与えるとともに消費電力が増加するとめう欠点が
ある。
λカディジタル信号ｖｘがゼロ近傍にあるときのビット
反転の様子を第８図を参照して説明する。
反転の様子を第８図を参照して説明する。
λカディジタル信号Ｖ！がほぼ＠０”、すなわち無信号
時において、レジスタ２１．２２の値カ全ビット１０”
の時刻１ｏからサンプリング周期Ｔ毎の時刻ｆｌｅＦｅ
・・・ｔ９にｒＯ，１，０゜−１，０，−１，・・・０
」と入力される状態を想定する。つまり、無信号時では
あるが振幅値１（Ｌ８Ｂ１ビット相等）程度のノイズが
ランダムに入力されて−るものとする。
時において、レジスタ２１．２２の値カ全ビット１０”
の時刻１ｏからサンプリング周期Ｔ毎の時刻ｆｌｅＦｅ
・・・ｔ９にｒＯ，１，０゜−１，０，−１，・・・０
」と入力される状態を想定する。つまり、無信号時では
あるが振幅値１（Ｌ８Ｂ１ビット相等）程度のノイズが
ランダムに入力されて−るものとする。
この時、各レジスタ２１．２２の出力信号■８１゜’Ｖ
ＩＬ１の値も第８図に示すごとく変化するが振幅値自体
は小さ−。しかしながら、振幅値は２の補数表示形式で
表現されて−るので、正の値から負の値、負の値から正
の値に移行する時に、多数の上位ビットにお−てビット
反転が生じる。第８図の時刻ｔ３から”４ｓ＊ｔからｔ
・への移行がそれに相当する。
ＩＬ１の値も第８図に示すごとく変化するが振幅値自体
は小さ−。しかしながら、振幅値は２の補数表示形式で
表現されて−るので、正の値から負の値、負の値から正
の値に移行する時に、多数の上位ビットにお−てビット
反転が生じる。第８図の時刻ｔ３から”４ｓ＊ｔからｔ
・への移行がそれに相当する。
反転するビット数はノイ・ズの振幅が小さい程、又、語
長が長−程多くなる。
長が長−程多くなる。
ディジタルフィルタそのものの動作に対しては、この無
信号時のビット反転現象はあま９悪影響は無ｉが、ディ
ジタルフィルタ以外の回路を含むＣＭＯａ型１８Ｉとし
て実現した場合には、まず問題となるが消費電力である
。これは０Ｍ０８ｍＦＥＴのゲートは、ビット反転時に
電力を消費する性質をもって−るからである。
信号時のビット反転現象はあま９悪影響は無ｉが、ディ
ジタルフィルタ以外の回路を含むＣＭＯａ型１８Ｉとし
て実現した場合には、まず問題となるが消費電力である
。これは０Ｍ０８ｍＦＥＴのゲートは、ビット反転時に
電力を消費する性質をもって−るからである。
又、アナログ回路が同一チップ上に実現されている場合
、ビット反転によシ、電源回路、接地線。
、ビット反転によシ、電源回路、接地線。
基板等に生じたノイズがアナログ回路に廻り込み、特性
に悪影響を与える。この悪影響は、ディジタルフィルタ
が多数ビット同期して反転動作し、しか４論理ゲート等
の動作が高速である根太となる。
に悪影響を与える。この悪影響は、ディジタルフィルタ
が多数ビット同期して反転動作し、しか４論理ゲート等
の動作が高速である根太となる。
を防止することができるディジタルフィルタを提供する
ことにある。
ことにある。
本発明のディジタルクイ１ルタは、入力ディジタル信号
の値に特定のオフセット値を加算して出力するオフセッ
ト値加算部と、加算器９乗算器及びレジスタを備え、前
記オフセット値加算部からの出力ディジタル信号に対し
、この出力ディジタル信号を含む内部のディジタル信号
の値ｔ−２の補数表示形式で表現して所定のフィルタ演
算を行−出力するフィルタ演算部と、このフィルタ演算
部から出力されたディジタル信号の値から前記オフセッ
ト値に対応する値を減算するオフセット値減算部とを有
して−る。
の値に特定のオフセット値を加算して出力するオフセッ
ト値加算部と、加算器９乗算器及びレジスタを備え、前
記オフセット値加算部からの出力ディジタル信号に対し
、この出力ディジタル信号を含む内部のディジタル信号
の値ｔ−２の補数表示形式で表現して所定のフィルタ演
算を行−出力するフィルタ演算部と、このフィルタ演算
部から出力されたディジタル信号の値から前記オフセッ
ト値に対応する値を減算するオフセット値減算部とを有
して−る。
（実施例）
次に、本発明の実施例につりで図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
オフセットｉｉ、ｍ算部ｉｔ！、入力ディジタル信号Ｖ
！の値に加算オフセット信号■ｏムにより特定のオフセ
ット値を加算して出力する。
！の値に加算オフセット信号■ｏムにより特定のオフセ
ット値を加算して出力する。
フィルタ演算部２は、レジスタ２１．２２．乗算器２３
及び加算器２４とを備え、オフセット値加算部１からの
出力ディジタル信号Ｖｖｘ ’ｆｒ含む内部のディジタ
ル信号の値ｔ−２の補数表示形式で表現して所定のフィ
ルタ演算を行い出力する。このフィルタ演算部２は第６
図に示された従来のディジタルフィルタと同一であシ、
伝達関数Ｈｔ（ｚ）＝１＋２２ ＋ｚ のフィルタ
演算を行う。
及び加算器２４とを備え、オフセット値加算部１からの
出力ディジタル信号Ｖｖｘ ’ｆｒ含む内部のディジタ
ル信号の値ｔ−２の補数表示形式で表現して所定のフィ
ルタ演算を行い出力する。このフィルタ演算部２は第６
図に示された従来のディジタルフィルタと同一であシ、
伝達関数Ｈｔ（ｚ）＝１＋２２ ＋ｚ のフィルタ
演算を行う。
オフセット値減算部３社、フィルタ演算部２から出力さ
れ之ディジタル信号ＶＦＯＯ値から減算オフセット信号
ＶＯＤによシ前記オフセット値に対応する値を減算して
出力する。
れ之ディジタル信号ＶＦＯＯ値から減算オフセット信号
ＶＯＤによシ前記オフセット値に対応する値を減算して
出力する。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
時間経過に対する値を示す図である。
時間経過に対する値を示す図である。
この実施例においては、加算するオフセット値は“４”
に設定してあ夛、フィルタ演算部２の直流利得は“４”
であるので、減算するオフセット値は１１６″に設定し
である。
に設定してあ夛、フィルタ演算部２の直流利得は“４”
であるので、減算するオフセット値は１１６″に設定し
である。
入カディジタル信号■工として、第８図の例と同じ「０
，１．Ｑ、−１，０，−１，・・・Ｏ」が入力された場
合について説明する。
，１．Ｑ、−１，０，−１，・・・Ｏ」が入力された場
合について説明する。
入力ディジタル信号■Ｉの値は正、負に振れているが、
オフセット値加算部ｌによ少１４”が加算されるので、
オフセット値加算部１の出力ディジタル信号■Ｆ！、レ
ジスタ２１．２２の出力信号ＶＲＩ 、 ｖＩＬ２ ｓ
’イルタ演算部２から出力されるディジタル信号ＶＦ
Ｏの値は全て正の値となシ、ディジタル信号ＶＦＯの値
を例にとシ各サンプリング時刻ｔ。ｏｆ１〜１．におけ
ビット構成の変化を見ると、反転ビットは下位５ビツト
に限定される。
オフセット値加算部ｌによ少１４”が加算されるので、
オフセット値加算部１の出力ディジタル信号■Ｆ！、レ
ジスタ２１．２２の出力信号ＶＲＩ 、 ｖＩＬ２ ｓ
’イルタ演算部２から出力されるディジタル信号ＶＦ
Ｏの値は全て正の値となシ、ディジタル信号ＶＦＯの値
を例にとシ各サンプリング時刻ｔ。ｏｆ１〜１．におけ
ビット構成の変化を見ると、反転ビットは下位５ビツト
に限定される。
上記各ディジタル信号のデータ＠ｔ−１６と、トとする
と、従来例ではほぼ全ビットが反転するのに対し、この
実施例では下位５ビヴトに限定され、反転ビット数がＶ
３程度に低減されたことが分る。
と、従来例ではほぼ全ビットが反転するのに対し、この
実施例では下位５ビヴトに限定され、反転ビット数がＶ
３程度に低減されたことが分る。
レジスｆｉ ２１ ＊ ２２０１ｔｉ力信号Ｖａｔ 、
ＶＢ２、乗算器２３の出力信号についても同様に反転
ビット数が低減される。
ＶＢ２、乗算器２３の出力信号についても同様に反転
ビット数が低減される。
ま友、オフセット値減算部３の出力側で再び正。
負に振れる出力ディジタル信号■ｏとなるが、このビッ
ト数はフィルタ演算部２全体で処理されるディジタル信
号の総ビット数に比較するとわずかであシ、無視できる
程度である。
ト数はフィルタ演算部２全体で処理されるディジタル信
号の総ビット数に比較するとわずかであシ、無視できる
程度である。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この第２の実施例は、フィルタ演算部２ａを第１の実施
例と異なる構成としたもので、加算するオフセット値が
第１の実施例と同一であっても減算するオフセット値が
変ってくる。
例と異なる構成としたもので、加算するオフセット値が
第１の実施例と同一であっても減算するオフセット値が
変ってくる。
第４図は、第２の実施例において、加算及び減算するオ
フセット値を１０”とした場合、即ちフィルタ演算部２
ａのみの従来型のディジタルフィルタの場合の反転ビッ
トの様子を示し、これに対し第５図は、加算するオフセ
ット値を＠４”とし、フィルタ演算部２ａの直流利得が
２であるので、減算するオフセット値を８″としたとき
の反転ビットの様子を示す。
フセット値を１０”とした場合、即ちフィルタ演算部２
ａのみの従来型のディジタルフィルタの場合の反転ビッ
トの様子を示し、これに対し第５図は、加算するオフセ
ット値を＠４”とし、フィルタ演算部２ａの直流利得が
２であるので、減算するオフセット値を８″としたとき
の反転ビットの様子を示す。
第４図の場合、時刻ｔ６前後において全ビットが反転す
るのに対し、第５図の場合、反転ビットは下位４ビツト
に限定される。
るのに対し、第５図の場合、反転ビットは下位４ビツト
に限定される。
データ幅ｆ、１６ビツトとすると、反転ビット数はＶ４
程度に低減されｔことになる。
程度に低減されｔことになる。
以上説明したように不発明は、入力ディジタル信号の値
にオフセット値を加算してフィルタ演算を行う構成とす
ることにより、無信号時に人力される１０”近傍の微小
ノイズによる正、負の振れが無くなシ反転ビット数を低
減することができるので、消費電力を低減することがで
き、また反転ノイズによる他の回路への悪影響を防止す
る仁とができる効果がある。
にオフセット値を加算してフィルタ演算を行う構成とす
ることにより、無信号時に人力される１０”近傍の微小
ノイズによる正、負の振れが無くなシ反転ビット数を低
減することができるので、消費電力を低減することがで
き、また反転ノイズによる他の回路への悪影響を防止す
る仁とができる効果がある。
第１図は不発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例の動作を説明するための各
部信号の時間経過に対する１直ヲ示す図、第３図は不発
明の第２の実施例を示すブロック図、第４図及び第５図
はそれぞれ第３図に示された実施例の動作ｔ−説明する
ための各部信号の時間経過に対するｔｉｅ示す図、第６
図は従来のディジタルフィルタの一例を示すブロック図
、第７図は第６図に示されたディジタルフィルタの周波
数特性図、第８図は第６図に示されたディジタルフィル
タの動作を説明するための各部信号の時間経過に対する
Ｍｔ−示す図である。 １・・・オフセット値加算部％２ｅ２ａ・・・フィルタ
演算部％３ｅ３ａ・・・オフセット値減算部、２１゜２
１ａ、２２・・・レジスタ、２３．２３ａ・・・乗算器
、２４．２４８・・・加算器。 代理人 弁理士 内 原 晋 翁／図 第２図 筋５図 第６図 第８図
図は第１図に示された実施例の動作を説明するための各
部信号の時間経過に対する１直ヲ示す図、第３図は不発
明の第２の実施例を示すブロック図、第４図及び第５図
はそれぞれ第３図に示された実施例の動作ｔ−説明する
ための各部信号の時間経過に対するｔｉｅ示す図、第６
図は従来のディジタルフィルタの一例を示すブロック図
、第７図は第６図に示されたディジタルフィルタの周波
数特性図、第８図は第６図に示されたディジタルフィル
タの動作を説明するための各部信号の時間経過に対する
Ｍｔ−示す図である。 １・・・オフセット値加算部％２ｅ２ａ・・・フィルタ
演算部％３ｅ３ａ・・・オフセット値減算部、２１゜２
１ａ、２２・・・レジスタ、２３．２３ａ・・・乗算器
、２４．２４８・・・加算器。 代理人 弁理士 内 原 晋 翁／図 第２図 筋５図 第６図 第８図
Claims (1)
- 入力ディジタル信号の値に特定のオフセット値を加算し
て出力するオフセット値加算部と、加算器、乗算器及び
レジスタを備え、前記オフセット値加算部からの出力デ
ィジタル信号に対し、この出力ディジタル信号を含む内
部のディジタル信号の値を２の補数表示形式で表現して
所定のフィルタ演算を行い出力するフィルタ演算部と、
このフィルタ演算部から出力されたディジタル信号の値
から前記オフセット値に対応する値を減算するオフセッ
ト値減算部とを有することを特徴とするディジタルフィ
ルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26728187A JPH01108806A (ja) | 1987-10-21 | 1987-10-21 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26728187A JPH01108806A (ja) | 1987-10-21 | 1987-10-21 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108806A true JPH01108806A (ja) | 1989-04-26 |
Family
ID=17442655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26728187A Pending JPH01108806A (ja) | 1987-10-21 | 1987-10-21 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024102517A (ja) * | 2023-01-19 | 2024-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612412A (ja) * | 1984-06-15 | 1986-01-08 | Matsushita Electric Ind Co Ltd | トランスバ−サルフィルタ |
| JPS61226835A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | デイジタル信号処理回路 |
| JPS63238723A (ja) * | 1987-03-26 | 1988-10-04 | Yamaha Corp | デイジタル信号処理回路 |
-
1987
- 1987-10-21 JP JP26728187A patent/JPH01108806A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612412A (ja) * | 1984-06-15 | 1986-01-08 | Matsushita Electric Ind Co Ltd | トランスバ−サルフィルタ |
| JPS61226835A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | デイジタル信号処理回路 |
| JPS63238723A (ja) * | 1987-03-26 | 1988-10-04 | Yamaha Corp | デイジタル信号処理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024102517A (ja) * | 2023-01-19 | 2024-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4193118A (en) | Low pass digital averaging filter | |
| JPH04205026A (ja) | 除算回路 | |
| JPH09325955A (ja) | 二乗和の平方根演算回路 | |
| JP2668180B2 (ja) | 絶対値比較装置 | |
| JPH0744530A (ja) | 演算装置 | |
| EP0472030A2 (en) | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication | |
| US7167514B2 (en) | Processing of quinary data | |
| JPH0519170B2 (ja) | ||
| JPH0227810A (ja) | ディジタル・フィルタ演算回路 | |
| JPH0997166A (ja) | ディジタル乗算器、ディジタルトランスバーサル型等化器及びディジタル積和演算回路 | |
| JP3455584B2 (ja) | 部分積生成回路 | |
| KR890006182Y1 (ko) | 직, 병렬 출력 승산기 | |
| JPS6259828B2 (ja) | ||
| JPH05252045A (ja) | 剰余演算処理回路 | |
| JPH09186554A (ja) | ディジタルフィルタ | |
| KR100246188B1 (ko) | 멀티스테이지 콤 필터 | |
| JP2629731B2 (ja) | 積和演算回路 | |
| JP3068640B2 (ja) | 計算装置 | |
| JPH0449708A (ja) | Ｆｉｒフィルタ回路 | |
| JPH0795671B2 (ja) | デイジタルフイルタ | |
| JPS62262537A (ja) | 誤り検出回路 | |
| JPH0573271A (ja) | 除算回路 | |
| JPH03263910A (ja) | Ｉｉｒフィルタ | |
| JPH10312269A (ja) | 積和演算器 | |
| JPH05143632A (ja) | 積和演算器 |