JPH0342728B2 - - Google Patents
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- Publication number
- JPH0342728B2 JPH0342728B2 JP59123008A JP12300884A JPH0342728B2 JP H0342728 B2 JPH0342728 B2 JP H0342728B2 JP 59123008 A JP59123008 A JP 59123008A JP 12300884 A JP12300884 A JP 12300884A JP H0342728 B2 JPH0342728 B2 JP H0342728B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transversal filter
- input
- adder
- offset register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デイジタル信号処理に関して、有効
にＡ／Ｄ（アナログ／デイジタル）変換ビツト数
の範囲内で演算を行い、かつ、LSI化に際して、
容易に縦続接続を可能にするトランスバーサルフ
イルタに関するものである。
にＡ／Ｄ（アナログ／デイジタル）変換ビツト数
の範囲内で演算を行い、かつ、LSI化に際して、
容易に縦続接続を可能にするトランスバーサルフ
イルタに関するものである。
従来例の構成とその問題点
以下、図面を参照しながら従来のトランスバー
サルフイルタについて説明する。第１図は、従来
のトランスバーサルフイルタのブロツク図で、
W0……W1……Wi……WN-1はＮ個の乗算器、A0
……A1……Ai……AN-2はＮ−１個の加算器、D1
……D2……Di……DN-1はＮ−２個の遅延回路で
ある。
サルフイルタについて説明する。第１図は、従来
のトランスバーサルフイルタのブロツク図で、
W0……W1……Wi……WN-1はＮ個の乗算器、A0
……A1……Ai……AN-2はＮ−１個の加算器、D1
……D2……Di……DN-1はＮ−２個の遅延回路で
ある。
ここで、入力されたデイジタル信号は、並列に
接続された前記乗算器W0……W1……Wi……
WN-1に入力され、この乗算器Wiの出力は、前記
加算器Aiの一方の入力端子と接続され、加算器Ai
の別の入力端子は遅延回路（Di+1）の出力端子に
接続され、また、加算回路Aiの出力端子は遅延回
路Diの入力端子に接続されている。
接続された前記乗算器W0……W1……Wi……
WN-1に入力され、この乗算器Wiの出力は、前記
加算器Aiの一方の入力端子と接続され、加算器Ai
の別の入力端子は遅延回路（Di+1）の出力端子に
接続され、また、加算回路Aiの出力端子は遅延回
路Diの入力端子に接続されている。
上記の構成では、LSI化に際し、トランスバー
サルフイルタの段数は固定され、段数を変更する
には新しくLSIを作り直さねばならない。
サルフイルタの段数は固定され、段数を変更する
には新しくLSIを作り直さねばならない。
更に次の問題点を第２図、第３図、第４図を用
いて説明する。第２図は、入力信号としてビデオ
信号の場合であり、一般にペデスタルレベルＬP
が零となるが、Ｓで示すＡ／Ｄ変換範囲や、フイ
ルタなどの限られたビツト数で有効に演算を行う
ために、ペデスタルレベルをオフセツトする事が
多く、このオフセツト電圧ＶがV1である事を示
している。
いて説明する。第２図は、入力信号としてビデオ
信号の場合であり、一般にペデスタルレベルＬP
が零となるが、Ｓで示すＡ／Ｄ変換範囲や、フイ
ルタなどの限られたビツト数で有効に演算を行う
ために、ペデスタルレベルをオフセツトする事が
多く、このオフセツト電圧ＶがV1である事を示
している。
第３図は、トランスバーサルフイルタのタツプ
利得の一例を示した図で、遅延時間がｔ＝ｏとｔ
＝ｎに各々１と1/2の利得を与えた場合を示して
いる。
利得の一例を示した図で、遅延時間がｔ＝ｏとｔ
＝ｎに各々１と1/2の利得を与えた場合を示して
いる。
第４図は、第２図で示すビデオ信号を、第３図
で示すタツプ利得を有するトランスバーサルフイ
ルタに入力した時の出力信号を示している。第４
図から明らかなようにトランスバーサルフイルタ
を通すことにより、新たに直流成分が加わり、結
果としてオフセツト電圧Ｖは1.5V1となり、ビデ
オ信号がＡ／Ｄ変換範囲Ｓをはずれて、誤つた演
算結果を生じるという問題点を有していた。
で示すタツプ利得を有するトランスバーサルフイ
ルタに入力した時の出力信号を示している。第４
図から明らかなようにトランスバーサルフイルタ
を通すことにより、新たに直流成分が加わり、結
果としてオフセツト電圧Ｖは1.5V1となり、ビデ
オ信号がＡ／Ｄ変換範囲Ｓをはずれて、誤つた演
算結果を生じるという問題点を有していた。
発明の目的
本発明の目的は、オフセツトレジスタを有し、
かつLSI化に際して容易に縦続接続を可能にする
構成を有するトランスバーサルフイルタを提供す
る事である。
かつLSI化に際して容易に縦続接続を可能にする
構成を有するトランスバーサルフイルタを提供す
る事である。
発明の構成
本発明のトランスバーサルフイルタは、デイジ
タル信号を処理する（Ｎ＋Ｍ＋１）個の乗算器
W-N……W0……Wi……WMと、２つのデイジタル
信号を加算する（Ｎ＋Ｍ＋１）個の加算器A-N…
…A0……Ai……AMと、デイジタル信号の遅延を
行なう（Ｎ＋Ｍ＋１）個の遅延回路D-N……D0…
…Di……DMと、入力信号をオフセツトするオフ
セツトレジスタと、このオフセツトレジスタを切
換えるスイツチSWを具備し、入力されたデイジ
タル信号に対し、前記（Ｎ＋Ｍ＋１）個の乗算器
W-N……W0……Wi……WMを並列に接続し、前記
乗算器Wiの出力を前記加算器Aiの一方の入力端
子に接続し、かつ前記加算器Aiの他方の入力端子
を前記遅延回路Di-1の出力端子に接続し、前記加
算器A-Nの一方の入力端子に切換えスイツチの可
動端子を接続し、そのスイツチの一方の固定端子
に前記オフセツトレジスタを接続し、他方の固定
端子を接続端子に接続し、前記オフセツトレジス
タは最終遅延回路の出力によつて制御されるよう
に構成し、これにより、トランスバーサルフイル
タで生じる直流成分をオフセツトして、Ａ／Ｄ変
換ビツト数の範囲内で有効に演算を行ない、かつ
LSI化に際して、チツプを縦続接続する事により
トランスバーサルフイルタの段数を任意に設定す
る事が可能となる。
タル信号を処理する（Ｎ＋Ｍ＋１）個の乗算器
W-N……W0……Wi……WMと、２つのデイジタル
信号を加算する（Ｎ＋Ｍ＋１）個の加算器A-N…
…A0……Ai……AMと、デイジタル信号の遅延を
行なう（Ｎ＋Ｍ＋１）個の遅延回路D-N……D0…
…Di……DMと、入力信号をオフセツトするオフ
セツトレジスタと、このオフセツトレジスタを切
換えるスイツチSWを具備し、入力されたデイジ
タル信号に対し、前記（Ｎ＋Ｍ＋１）個の乗算器
W-N……W0……Wi……WMを並列に接続し、前記
乗算器Wiの出力を前記加算器Aiの一方の入力端
子に接続し、かつ前記加算器Aiの他方の入力端子
を前記遅延回路Di-1の出力端子に接続し、前記加
算器A-Nの一方の入力端子に切換えスイツチの可
動端子を接続し、そのスイツチの一方の固定端子
に前記オフセツトレジスタを接続し、他方の固定
端子を接続端子に接続し、前記オフセツトレジス
タは最終遅延回路の出力によつて制御されるよう
に構成し、これにより、トランスバーサルフイル
タで生じる直流成分をオフセツトして、Ａ／Ｄ変
換ビツト数の範囲内で有効に演算を行ない、かつ
LSI化に際して、チツプを縦続接続する事により
トランスバーサルフイルタの段数を任意に設定す
る事が可能となる。
実施例の説明
以下、本発明の実施例について、図面を参照し
ながら説明する。第５図は、本発明の一実施例に
係るトランスバーサルフイルタのブロツク図であ
る。第５図において、W-N……W0……Wi……WM
は、（Ｎ＋Ｍ＋１）個の乗算器、 A-N……A0……Ai……AMは32つのデイジタル
信号を加算する加算器、D-N……D0……Di……
DMは（Ｎ＋Ｍ＋１）個の遅延回路、SWはオフセ
ツトレジスタを切換える切換スイツチで、一方の
固定端子ａは接続端子Ｃに、他方の固定端子ｂは
オフセツトレジスタ３に接続されている。また、
１は乗算器、加算器、遅延回路各１個ずつから構
成される基本ブロツク、そして、２は前記１の基
本ブロツク複数個から構成されるブロツクであ
る。
ながら説明する。第５図は、本発明の一実施例に
係るトランスバーサルフイルタのブロツク図であ
る。第５図において、W-N……W0……Wi……WM
は、（Ｎ＋Ｍ＋１）個の乗算器、 A-N……A0……Ai……AMは32つのデイジタル
信号を加算する加算器、D-N……D0……Di……
DMは（Ｎ＋Ｍ＋１）個の遅延回路、SWはオフセ
ツトレジスタを切換える切換スイツチで、一方の
固定端子ａは接続端子Ｃに、他方の固定端子ｂは
オフセツトレジスタ３に接続されている。また、
１は乗算器、加算器、遅延回路各１個ずつから構
成される基本ブロツク、そして、２は前記１の基
本ブロツク複数個から構成されるブロツクであ
る。
以上の様に構成されたトランスバーサルフイル
タについて、以下、その動作を述べる。目的とす
る段数のトランスバーサルフイルタを得る為に
は、基本ブロツク１を必要な数だけ用意すれば良
い。例えば、このようにして得られたブロツク２
のみでLSI化を行うには、スイツチSWを固定端
子ｂ側に切換えてオフセツトレジスタ３に接続す
れば良く、タツプ利得による直流成分を、入力信
号がＡ／Ｄ変換範囲内に入るように、その直流成
分を打消すようにオフセツトレジスタの値を設定
すれば良い。このオフセツトレジスタの設定は、
ハードウエアによつても、ソフトウエアによつて
も制御が可能である。更にトランスバーサルフイ
ルタの段数を変更する必要のある時には、前記ス
イツチSWを固定端子ａ側に切換えて、付加する
ブロツクの出力を接続端子ｃに接続し、入力信号
に対して最前段にあたるブロツクのSWを固定端
子ｂ側に切換え、オフセツトレジスタを設定する
事により、トランスバーサルフイルタ全体の直流
成分を打消し、入力信号をＡ／Ｄ変換範囲内に入
るようにする事が可能となる。
タについて、以下、その動作を述べる。目的とす
る段数のトランスバーサルフイルタを得る為に
は、基本ブロツク１を必要な数だけ用意すれば良
い。例えば、このようにして得られたブロツク２
のみでLSI化を行うには、スイツチSWを固定端
子ｂ側に切換えてオフセツトレジスタ３に接続す
れば良く、タツプ利得による直流成分を、入力信
号がＡ／Ｄ変換範囲内に入るように、その直流成
分を打消すようにオフセツトレジスタの値を設定
すれば良い。このオフセツトレジスタの設定は、
ハードウエアによつても、ソフトウエアによつて
も制御が可能である。更にトランスバーサルフイ
ルタの段数を変更する必要のある時には、前記ス
イツチSWを固定端子ａ側に切換えて、付加する
ブロツクの出力を接続端子ｃに接続し、入力信号
に対して最前段にあたるブロツクのSWを固定端
子ｂ側に切換え、オフセツトレジスタを設定する
事により、トランスバーサルフイルタ全体の直流
成分を打消し、入力信号をＡ／Ｄ変換範囲内に入
るようにする事が可能となる。
発明の効果
以上の説明から明らかなように、本発明は、乗
算器、加算器、遅延回路、オフセツトレジスタ、
スイツチから構成されたトランスバーサルフイル
タで、LSI化に際してチツプを縦続接続する事に
より、必要に応じて任意の段数のトランスバーサ
ルフイルタを容易に得る事が出来、また、トラン
スバーサルフイルタのタツプ利得による直流成分
をオフセツトする事により、Ａ／Ｄ変換のビツト
数範囲内で有効に演算が行えるという効果が得ら
れる。
算器、加算器、遅延回路、オフセツトレジスタ、
スイツチから構成されたトランスバーサルフイル
タで、LSI化に際してチツプを縦続接続する事に
より、必要に応じて任意の段数のトランスバーサ
ルフイルタを容易に得る事が出来、また、トラン
スバーサルフイルタのタツプ利得による直流成分
をオフセツトする事により、Ａ／Ｄ変換のビツト
数範囲内で有効に演算が行えるという効果が得ら
れる。
第１図は従来のトランスバーサルフイルタのブ
ロツク図、第２図は入力ビデオ信号の波形図、第
３図は時間とタツプ利得の関係を示す概念図、第
４図は出力ビデオ信号の波形図、第５図は本発明
の一実施例に係るトランスバーサルフイルタのブ
ロツク図である。 W0…Wi…WN-1……乗算器、A0…A1…Ai…
AN-2……加算器、D0…Di…DN-1……遅延回路、
W-N…W0…Wi…WM……乗算器、A-N…A0…Ai…
AM……加算器、D-N…D0…Di…DM……遅延回路、
１……基本ブロツク、２……ブロツク、SW……
切換スイツチ、ａ，ｂ……固定端子、ｃ……接続
端子。
ロツク図、第２図は入力ビデオ信号の波形図、第
３図は時間とタツプ利得の関係を示す概念図、第
４図は出力ビデオ信号の波形図、第５図は本発明
の一実施例に係るトランスバーサルフイルタのブ
ロツク図である。 W0…Wi…WN-1……乗算器、A0…A1…Ai…
AN-2……加算器、D0…Di…DN-1……遅延回路、
W-N…W0…Wi…WM……乗算器、A-N…A0…Ai…
AM……加算器、D-N…D0…Di…DM……遅延回路、
１……基本ブロツク、２……ブロツク、SW……
切換スイツチ、ａ，ｂ……固定端子、ｃ……接続
端子。
Claims (1)
- １ デイジタル信号を処理する（Ｎ＋Ｍ＋１）個
の乗算器W-N……WO……Wi……WMと、２つのデ
イジタル信号を加算する（Ｎ＋Ｍ＋１）個の加算
器A-N……AO……Ai……AMと、デイジタル信号
の遅延を行う（Ｎ＋Ｍ＋１）個の遅延回路D-N…
…DO……Di……DMと、トランスバーサルフイル
タに入力されたデイジタル信号がＡ／Ｄ変換範囲
内に入るようにその直流成分をオフセツトするオ
フセツトレジスタと、このオフセツトレジスタを
切換えるスイツチSWを具備し、入力されたデイ
ジタル信号に対し、前記（Ｎ＋Ｍ＋１）個の乗算
器W-N……WO……Wi……WMを並列に接続し、前
記乗算器Wiの出力端子を前記加算器Aiの一方の
入力端子に接続し、かつ前記加算器Aiの別の一方
の入力端子を前記遅延回路Di-1の出力端子と接続
し、前記加算器A-Nの一方の入力端子に切換スイ
ツチの可動端子を接続し、その切換スイツチの一
方の固定端子に前記オフセツトレジスタを接続
し、別の固定端子を接続端子に接続し、前記オフ
セツトレジスタは最終遅延回路の出力によつて制
御されるよう構成したトランスバーサルフイル
タ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123008A JPS612412A (ja) | 1984-06-15 | 1984-06-15 | トランスバ−サルフィルタ |
| US06/743,366 US4673979A (en) | 1984-06-15 | 1985-06-11 | Digital data reproducing system |
| DE8585304228T DE3581844D1 (de) | 1984-06-15 | 1985-06-13 | System zur wiedergabe von digitalen daten. |
| EP85304228A EP0166555B1 (en) | 1984-06-15 | 1985-06-13 | Digital data reproducing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123008A JPS612412A (ja) | 1984-06-15 | 1984-06-15 | トランスバ−サルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS612412A JPS612412A (ja) | 1986-01-08 |
| JPH0342728B2 true JPH0342728B2 (ja) | 1991-06-28 |
Family
ID=14849962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123008A Granted JPS612412A (ja) | 1984-06-15 | 1984-06-15 | トランスバ−サルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS612412A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791597A (en) * | 1986-10-27 | 1988-12-13 | North American Philips Corporation | Multiplierless FIR digital filter with two to the Nth power coefficients |
| JPH01108806A (ja) * | 1987-10-21 | 1989-04-26 | Nec Corp | ディジタルフィルタ |
| JP2957183B2 (ja) * | 1988-07-29 | 1999-10-04 | 日本電気株式会社 | 巡回型ディジタルフィルタ |
| JP2006333094A (ja) * | 2005-05-26 | 2006-12-07 | Hitachi Ltd | トランスバーサルフィルタ、送信装置及び受信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922486B2 (ja) * | 1979-07-12 | 1984-05-26 | 株式会社クボタ | 刈取収穫機の引起し構造 |
| JPS58198915A (ja) * | 1982-05-14 | 1983-11-19 | Matsushita Electric Ind Co Ltd | トランスバーサルフイルタ |
-
1984
- 1984-06-15 JP JP59123008A patent/JPS612412A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS612412A (ja) | 1986-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |