JPS61242076A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61242076A JPS61242076A JP60084836A JP8483685A JPS61242076A JP S61242076 A JPS61242076 A JP S61242076A JP 60084836 A JP60084836 A JP 60084836A JP 8483685 A JP8483685 A JP 8483685A JP S61242076 A JPS61242076 A JP S61242076A
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- Japan
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- voltage transistor
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- layers
- buried
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000002955 isolation Methods 0.000 claims abstract description 11
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- 238000007493 shaping process Methods 0.000 abstract 2
- 229910052787 antimony Inorganic materials 0.000 description 2
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置において特に飽和特性を向上したバ
イポーラ型半導体装置に関するものである。
イポーラ型半導体装置に関するものである。
（ロ）従来の技術
従来の縦型ＰＮＰ トランジスタは特願昭５８−４８４
９０号公報の如く形成されているが、同一チップ内に高
耐圧トランジスタおよび低耐圧トランジスタを形成する
場合は一般に第２図に示す如く一導電型の半導体基板器
と該半導体基板ツ上に積層された少なくとも第１および
第２のエピタキシャル層の（財）と該第１および第２の
エピタキシャル層（ハ）（２）を貫通する一導電型の分
離領域器により形成される第１および第２の島領域（至
）（資）と該第１および第２の島領域（ハ）（資）内の
前記半導体基板（社）上に形成された逆導電型の第１お
よび第２の埋め込み層ＣＩ！８）（２９と前記第１およ
び第２の島領域（至）（５）内忙それぞれ低耐圧トラン
ジスタ艶および高耐圧トランジスタＧυとＫより構成さ
れた。
９０号公報の如く形成されているが、同一チップ内に高
耐圧トランジスタおよび低耐圧トランジスタを形成する
場合は一般に第２図に示す如く一導電型の半導体基板器
と該半導体基板ツ上に積層された少なくとも第１および
第２のエピタキシャル層の（財）と該第１および第２の
エピタキシャル層（ハ）（２）を貫通する一導電型の分
離領域器により形成される第１および第２の島領域（至
）（資）と該第１および第２の島領域（ハ）（資）内の
前記半導体基板（社）上に形成された逆導電型の第１お
よび第２の埋め込み層ＣＩ！８）（２９と前記第１およ
び第２の島領域（至）（５）内忙それぞれ低耐圧トラン
ジスタ艶および高耐圧トランジスタＧυとＫより構成さ
れた。
ビＪ 発明が解決しようとする問題点
ここで高耐特性を得るためには前記エピタキシャル層（
２３１ＣＩ！４１の比抵抗な上昇させるとともに、前記
埋め込みＮ＠Ｃ２３とベース・コレクタ接合部までの厚
さＷｘを厚くする必要がある。またこの時分離時間を短
くするためにエピタキシャル層（ハ）（２４）の上下よ
り分離拡散を行い少なくとも２層以上のエピタキシャル
層（２３１（財）を形成する必要がある。従って同一チ
ップ内の低耐圧トランジスタＧＱＫ於ても高耐圧トラン
ジスタＧυのＷ、と同一な値の厚さが形成されるため飽
和特性の改善は困難であった。
２３１ＣＩ！４１の比抵抗な上昇させるとともに、前記
埋め込みＮ＠Ｃ２３とベース・コレクタ接合部までの厚
さＷｘを厚くする必要がある。またこの時分離時間を短
くするためにエピタキシャル層（ハ）（２４）の上下よ
り分離拡散を行い少なくとも２層以上のエピタキシャル
層（２３１（財）を形成する必要がある。従って同一チ
ップ内の低耐圧トランジスタＧＱＫ於ても高耐圧トラン
ジスタＧυのＷ、と同一な値の厚さが形成されるため飽
和特性の改善は困難であった。
に）問題点を解決するための手段
本発明は斯る問題点を鑑みてなされ、−導電型の半導体
基板（２）と該半導体基板（２）上に積層された少なく
とも第１および第２のエピタキシャル層（３）（４）と
該第１および第２のエピタキシャル層（３）（４） 全
貫通する一導電型の分離領域（５）により形成される第
１および第２の島領域（６）（７）と該第１の島領域（
６）内の前記第１エピタキシャル層（３）上に形成され
た逆導電型の第１の埋め込み層（８）と前記第２の島領
域（７１内の前記半導体基板（２）上に形成された逆導
電型の第２の埋め込み層（９）と前記第１および第２の
島領域に形成された低耐圧および高耐圧のトランジスタ
α０１（１１）を備えることで解決するものである。
基板（２）と該半導体基板（２）上に積層された少なく
とも第１および第２のエピタキシャル層（３）（４）と
該第１および第２のエピタキシャル層（３）（４） 全
貫通する一導電型の分離領域（５）により形成される第
１および第２の島領域（６）（７）と該第１の島領域（
６）内の前記第１エピタキシャル層（３）上に形成され
た逆導電型の第１の埋め込み層（８）と前記第２の島領
域（７１内の前記半導体基板（２）上に形成された逆導
電型の第２の埋め込み層（９）と前記第１および第２の
島領域に形成された低耐圧および高耐圧のトランジスタ
α０１（１１）を備えることで解決するものである。
（ホ）作用
低耐圧トランジスタαＱにおいて必要以上のＷ。
を形成しないようにするために２層目以上のエピタキシ
ャル層（４）形成前に第１の埋め込み層（８）を形成し
、前記低耐圧トランジスタ（１１）に適したＷＩを形成
することで低耐圧トランジスタの飽和特性を改善するこ
とができる。
ャル層（４）形成前に第１の埋め込み層（８）を形成し
、前記低耐圧トランジスタ（１１）に適したＷＩを形成
することで低耐圧トランジスタの飽和特性を改善するこ
とができる。
（へ）実施例
以下に本発明の半導体装置（１）Ｋおける一実施例を第
１図および第３図（イ）乃至第３図（へ）を参照しなが
ら説明する。
１図および第３図（イ）乃至第３図（へ）を参照しなが
ら説明する。
第１図に示す如（まずＰ型の半導体基板（２）と該Ｐ型
の半導体基板（２）上に約５μ〜１５μ程度の積層され
た第１のエピタキシャル層（３）および約１０μ〜２５
μ程度の第２のエピタキシャル層（４）と該第１および
第２のエピタキシャル層（３）（４）を貫通するＰ型の
分離領域（５）により形成される第１および第２の島領
域（６Ｈ７１と該第１の島領域（６）内の前記第１のエ
ピタキシャル層（３）上に形成されたＮ＋型の第１の埋
め込み層（８）と前記第２の島領域（７）内の前記半導
体基板（２）上に形成されたＮ＋型の第２の埋め込み層
（９）と前記第１および第２の島領域（６）（７）Ｋ形
成された低耐圧トランジスタＣ１（１１および高耐圧ト
ランジスタ（１１）Ｖｃより構成されている。
の半導体基板（２）上に約５μ〜１５μ程度の積層され
た第１のエピタキシャル層（３）および約１０μ〜２５
μ程度の第２のエピタキシャル層（４）と該第１および
第２のエピタキシャル層（３）（４）を貫通するＰ型の
分離領域（５）により形成される第１および第２の島領
域（６Ｈ７１と該第１の島領域（６）内の前記第１のエ
ピタキシャル層（３）上に形成されたＮ＋型の第１の埋
め込み層（８）と前記第２の島領域（７）内の前記半導
体基板（２）上に形成されたＮ＋型の第２の埋め込み層
（９）と前記第１および第２の島領域（６）（７）Ｋ形
成された低耐圧トランジスタＣ１（１１および高耐圧ト
ランジスタ（１１）Ｖｃより構成されている。
また本実施例によれば第３図ビ）に示す如く半導体基板
（２）としてＰ型のシリコン基板を用い、基板（２１上
に選択的にアンチモンを拡散してＮ＋型の第２の埋め込
み層（９）を形成し、更に同時に分離領域（５）も形成
しておく。
（２）としてＰ型のシリコン基板を用い、基板（２１上
に選択的にアンチモンを拡散してＮ＋型の第２の埋め込
み層（９）を形成し、更に同時に分離領域（５）も形成
しておく。
次に第３図（ロ）に示す如く基板（２）上には約５μ〜
１５μ程度の第１のエピタキシャルＮ（３）を成長さ也
ることで第２の埋め込み層（９）オよび分離領域（５）
ははい上がりより上方へ拡散される。また第３図（イ）
と同様に第１のエピタキシャル層（３）に選択的にアン
チモンを拡散してＮ＋型の第２の埋め込み層（８）およ
びコレクタ導出領域α）を形成し更に同時に分離領域（
５）も形成しておく。
１５μ程度の第１のエピタキシャルＮ（３）を成長さ也
ることで第２の埋め込み層（９）オよび分離領域（５）
ははい上がりより上方へ拡散される。また第３図（イ）
と同様に第１のエピタキシャル層（３）に選択的にアン
チモンを拡散してＮ＋型の第２の埋め込み層（８）およ
びコレクタ導出領域α）を形成し更に同時に分離領域（
５）も形成しておく。
次に第３図←ｊに示す如く第１のエピタキシャル層（３
）上に第２のエピタキシャル層（４）を成長させること
で分離領域（５）と埋め込み層（８１（９１更にコレク
タ導出領域α２は更に上下に拡散される。
）上に第２のエピタキシャル層（４）を成長させること
で分離領域（５）と埋め込み層（８１（９１更にコレク
タ導出領域α２は更に上下に拡散される。
更に第３図に）に示す如く第２のエピタキシャル層（４
）表面にシリコン酸化膜を形成し熱拡散をいつきにして
分離領域（５）は第２のエピタキシャル層（４）より半
導体基板（２）まで一体化され、コレクタ導出領域ａ２
は第２の埋め込み層（９）に達するまで拡散する。
）表面にシリコン酸化膜を形成し熱拡散をいつきにして
分離領域（５）は第２のエピタキシャル層（４）より半
導体基板（２）まで一体化され、コレクタ導出領域ａ２
は第２の埋め込み層（９）に達するまで拡散する。
更に第３図（ホ）Ｋ示す如く低耐圧トランジスタｅｌｌ
を第１の埋め込み層（８）上に形成し、高耐圧トランジ
スタα】）を第２の埋め込み層（９）上に形成する。
を第１の埋め込み層（８）上に形成し、高耐圧トランジ
スタα】）を第２の埋め込み層（９）上に形成する。
最後に蝕刻法忙よりベースコンタクト領域、エミッタコ
ンタクト領域およびコレクタコンタクト領域を開孔しア
ルミニウムの蒸着により電極α９形成をする。
ンタクト領域およびコレクタコンタクト領域を開孔しア
ルミニウムの蒸着により電極α９形成をする。
本発明の特徴とするところは前記低耐圧トランジスタα
Ｑにおいて、２層目以上のエピタキシャル層（４）形成
前にＭｌの埋め込み層（８）を形成し、前記低耐圧トラ
ンジスタ叫に適したＷ、を形成するところにあり低耐圧
トランジスタ（１〔の飽和特性を改善することが可能と
なる。
Ｑにおいて、２層目以上のエピタキシャル層（４）形成
前にＭｌの埋め込み層（８）を形成し、前記低耐圧トラ
ンジスタ叫に適したＷ、を形成するところにあり低耐圧
トランジスタ（１〔の飽和特性を改善することが可能と
なる。
（ト）発明の効果
以上の説明からも明らかな如〈従来の製造方法の工程数
と同じで低耐圧トランジスタの飽和特性を改善できる。
と同じで低耐圧トランジスタの飽和特性を改善できる。
またコレクタ抵抗を小さく形成できるためパターン的に
はエミッタ領域の面積を更に小さくできる。
はエミッタ領域の面積を更に小さくできる。
第１図は不発明の一実施例である半導体装置の断面図、
第２図は従来の半導体装置の断面図、第３図（イ）乃至
第３図（へ）は本発明の一実施例である半導体装置の製
造方法を示す断面図である。 主な図番の説明 （１）は半導体装置、（２）はＰ型の半導体基板、（３
）は第１のエピタキシャル層、（４）は第２のエピタキ
シャル層、（５）はＰ型の分離領域、（６）は第１の島
領域、（７）は第２の島領域、（８）は第１の埋め込み
層、（９）は第２の埋め込み層、αＱは低耐圧トランジ
スタ、α１）は高耐圧トランジスタ、＠はコレクタ導出
領域、（１３）は電極である。 出願人 三洋電機株式会社 外１名１ 代理人 弁理士 佐 野 靜 夫 ｉｓ 第２図 第３［イ 第３図口 第３図ハ 第３図二 第３図本
第２図は従来の半導体装置の断面図、第３図（イ）乃至
第３図（へ）は本発明の一実施例である半導体装置の製
造方法を示す断面図である。 主な図番の説明 （１）は半導体装置、（２）はＰ型の半導体基板、（３
）は第１のエピタキシャル層、（４）は第２のエピタキ
シャル層、（５）はＰ型の分離領域、（６）は第１の島
領域、（７）は第２の島領域、（８）は第１の埋め込み
層、（９）は第２の埋め込み層、αＱは低耐圧トランジ
スタ、α１）は高耐圧トランジスタ、＠はコレクタ導出
領域、（１３）は電極である。 出願人 三洋電機株式会社 外１名１ 代理人 弁理士 佐 野 靜 夫 ｉｓ 第２図 第３［イ 第３図口 第３図ハ 第３図二 第３図本
Claims (1)
- （１）一導電型の半導体基板と該半導体基板上に積層さ
れた少なくとも第１および第２のエピタキシャル層と該
第１および第２のエピタキシャル層を貫通する一導電型
の分離領域により形成される第１および第２の島領域と
該第１の島領域内の前記第１エピタキシャル層上に形成
された逆導電型の第１の埋め込み層と前記第２の島領域
内の前記半導体基板上に形成された逆導電型の第２の埋
め込み層と前記第１および第２の島領域に形成された低
耐圧および高耐圧のトランジスタを備えたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084836A JPS61242076A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084836A JPS61242076A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242076A true JPS61242076A (ja) | 1986-10-28 |
Family
ID=13841871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084836A Pending JPS61242076A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242076A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50278A (ja) * | 1973-04-25 | 1975-01-06 |
-
1985
- 1985-04-19 JP JP60084836A patent/JPS61242076A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50278A (ja) * | 1973-04-25 | 1975-01-06 |
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