JPS6377145A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路に関し、特に２段エピタキシャ
ル層を用いて縦型ＰＮＰトランジスタとＮＰＮ　ｌ−ラ
ンジスタとを組み込んだ半導体集積回路の改良に関する
。

（ロ）従来の技術 例えば特開昭５７−１６２３６１号公報に記載されてい
るような、従来の縦型ＰＮＰ　ｌ−ランジスタとＮＰＮ
トランジスタを組み込んだ半導体集積回路は第４図に示
す如く、Ｐ型の半導体基板（１）上に積層して形成した
Ｎ型の第１のエピタキシャル層（１）及びこの上に積層
して形成した第２のエピタキシャルＭ（２）と、基板（
１）表面に複数個形成した第１の埋込層（４）と、これ
らの第１の埋込層（４）を夫々取囲むように第２のエピ
タキシャル層（３）表面から第１のエピタキシャル層（
２）を貫通して基板（１）表面まで達するＰ“型の上下
分離領域（塁）と、上下分離領域（りによって島状に分
離された第１．第２の島領域（６）（７）と、第１の島
領域（６）の第１のエピタキシャル層（２）の表面に埋
込んで形成したＰ＋型のコレクタ埋込層（８）と、第２
のエピタキシャル層（３）表面からコレクタ埋込層（８
）まで達するＰ＋型のコレクタ導出領域（９）と、コレ
クタ埋込層（８）とコレクタ導出領域（９）で完全に囲
まれ且つ第１の島領域（６）で形成するベース領域（１
０）と、このベース領域（１０）の表面に形成したＰ型
のエミッタ領域（１１）及びＮ＋型のベースコンタクト
領域（１２）と、第２の島領域（７〉の表面に形成した
Ｐ型のベース領域（１３）と、このベースｆｌ域（１３
）ノ表面に形成したＮ＋型のエミッタ領域（１４）と、
第２の島領域（７）の表面に形成したＮ＋型のコレクタ
コンタクト領域（１５〉と、酸化膜（１６）及び電極（
１７）とで構成され、第１の島領域（６）には縦型ＰＮ
Ｐ　トランジスタか、第２の島領域（７）にはＮＰＮ　
ｌ−ランジスタが夫々形成されている。

ところが、縦型ＰＮＰトランジスタを組み込むにはその
構造上エピタキシャル層（６）（７）の厚みの総和を１
０μ以上と厚く設定しなけれｉ＜ならない。

そのため、縦型ＰＮＰ　トランジスタ部の埋込層とＮＰ
Ｎ　トランジスタ部の埋込層を共用させると、ＮＰＮ　
トランジスタ部においてはコレクタ取出し抵抗が増大し
てｖｃ！（ｓｅｔ）が大になる欠点を有していた。従っ
て、ｖｃｘ（ｓａｔ）を大幅に減少する手段として、第
５図に示す如く、第１のエピタキシャル層（２）表面に
もその下の第１の埋込層（４）に達するようにＮ“型の
第２の埋込層（１８）を設けることが考えられた。

（ハ）発明が解決しようとする問題点 しかしながら、ＮＰＮ　トランジスタ部の第１゜第２の
埋込層（４）（１８）は共に高不純物拡散によって形成
するため、かなりの結晶欠陥を伴うことになる。そして
第１の埋込層（４）のデポジットにより発生する結晶欠
陥がそのまま第１のエピタキシャル層（２）表面に成長
され、さらに第２の埋込Ｊｉ（１８）のデポジットによ
る結晶欠陥が前記結晶欠陥に重畳され、結局第２のエピ
タキシャル層（３）表面には第１．第２の埋込層（４）
（１８）による結晶欠陥が倍増されて発生することにな
る。従ってこのような結晶欠陥が生じたエピタキシャル
層にベース領域（１３〉とエミッタ領域（１４）を拡散
形成すると、結晶欠陥に起因するエミッタからコレクタ
へのリーク電流が大になる欠点があった。

（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、２段エピタキシ
ャル層を用いて縦型ＰＮＰトランジスタとＮＰＮトラン
ジスタを組み込んだ半導体集積回路において、ＮＰＮト
ランジスタ部の高濃度埋込層を基板（２１）表面に埋込
んだ第１の埋込層（２４）と第１のエピタキシャル層（
２２）表面に埋込んだ第２の埋込Ｊｌ（３８）とで形成
し、エミッタ領域（３４）直下に対応する第１又は第２
の埋込層（２４＞＜３８）の領域のうち、いずれか一方
の領域を除去したことを特徴とする。

（＊）作用 本発明によれば、トランジスタとして最も活性なエミッ
タ領域（３４）直下の領域には第１の埋込層（３４）又
は第２の埋込層（３８）による結晶欠陥しか発生しない
ので、結晶欠陥によるエミッタ領域（３４）から島領域
（２７）へのリーク電流が大になることが無い。しかも
、コレクタ取出し抵抗には残きれた第１の埋込層（２４
）又は第２の埋込、ＩＩ（３８）が作用するので、第５
図のものとほとんど変らない■。１（ｓａｔ）特性が得
られる。

（へ）実施例 以下、本発明を図面を参照しながら詳細に説明する。

第１図は本発明による半導体集積回路の第１の実施例を
示し、Ｐ型の半導体基板（２１）上に積層して形成した
Ｎ型の第１のエピタキシャルＪｉ　（２２）及びこの上
に積層して形成した第２のエビタキシャル、Ｉ！（２３
）と、基板（２１）表面に複数個形成したＮ１型の第１
の埋込層（２４）と、これらの第１の埋込層（２４）を
夫々取囲むように第２のエピタキシャル層（２３）表面
から第１のエピタキシャルＪｉｔ（２２）を貫通して基
板（２１）表面まで達するＰ＋型の上下分離領域（２塁
）と、上下分離領域〈翻）によって島状に分離された＠
１．第２の島領域（２６）　（２７）と、第１の島領域
（２６）の第１のエピタキシャル層（２２）の表面に埋
込んで形成したＰ”型のコレクタ埋込Ｊ！Ｊ（２８）と
、第２のエピタキシャル層（２３）表面からコレクタ埋
込層（２８）まで達するＰ＋型のコレクタ導出領域（２
９）と、コレクタ埋込層（２８）とコレクタ導出領域（
２９）で完全に囲まれ且つ第１の島領域（２６）で形成
するベース領域（３０）と、このベース領域（３０）の
表面に形成したＰ型のエミッタ領域（３１）及びＮ１型
のベースコンタクト領域（３２）と、第２の島領域（２
７）の第１のエピタキシャル層（２２）表面に第１の埋
込層（２４）に達するように形成したＰ型の第２の埋込
層（３８）と、第２の島領域（２７）の表面に形成した
Ｐ型のベース領域（３３）と、このベース領域（３３）
の表面に形成したＮ９型のエミッタ領域（３４）と、第
２の島領域（２７）の表面に形成したＮゝ型のコレクタ
コンタクト領域（３５）と、第２のエピタキシャルｆｆ
（２３）を被覆する酸化［（３６）及びこの酸化膜（３
６）に開孔したコンタクトホールを介して各領域とオー
ミンクコンタクトする電極（３７）とで構成され、第１
の島領域（２６）には縦型ＰＮＰ　トランジスタが、第
２の島領域（２７）にはＮＰＮトランジスタが夫々形成
されている。

次に本発明による半導体集積回路の製造方法を第２図を
用いて説明する。

先ず第２図Ａに示す如く、Ｐ型の単結晶シリコン半導体
基板（２１）表面に第１の埋込Ｊ！＜２４）を形成する
アンチモン（Ｓｂ）をデポジットする。この時ＮＰＮ）
−ランジスタが予定される部分の第１の埋込層（２４〉
は、少なくともエミッタ領域（３４）直下に対応した領
域を除いてデポジットする。除去する範囲はエミッタ領
域（３４）より大であっても良いが、大きすぎると後述
するＶ。、（ｓａｔ）特性が悪くなるので好ましくない
。

次に第２図Ｂに示す如く、基板（２１）全面に周知の気
相成長法によって第１のエピタキシャル層（２２）を積
層して形成する。この時成長される第１のエピタキシャ
ル層（２２）の結晶軸は単結晶基板（２１）のそれとそ
ろうように形成される為、第１の埋込層（２４）の高不
純物濃度のデポジットによって結晶欠陥が生じた領域以
外の領域ではほぼ完全な結晶構造が得られることになる
。そして第１のエピタキシャル層（２２）を形成した後
、その表面のＮＰＮトランジスタが予定される領域に第
２の埋込層（３８）を形成するアンチモン（Ｓｂ）をデ
ポジットし、さらには第１０埋込層（２４）に対応した
領域にコレクタ埋込Ｊｌ（２８）を形成するボロン（Ｂ
）を、コレクタ埋込層（２８）と第２の埋込層（３８）
を囲む第１のエピタキシャルＪｌ（２２）表面には上下
分離領域（翻）の第１拡散ｆｆ（３９）を形成するボロ
ン（Ｂ）を同時にデポジットする。これらのデポジット
は逆になってもかまわない。

続いて第２図Ｃに示す如く、第１のエピタキシャル層（
２２）全面に第２のエピタキシャル層（２３）を第１の
エピタキシャル層（２２）より厚く成長させる。この時
第１の埋込Ｊｅ！（２４）と第２の埋込ＪＦｉ　（３８
）とが重なった領域に対応する部分の第２のエピタキシ
ャル層（２３）には、双方のデポジットによる結晶欠陥
が倍増されて発生する。

さらに第２図りに示す如く、第２のエピタキシャル層（
２３〉表面よりＰゝ型の上下分離領域（荏）の第２拡散
！（４０）と縦型ＰＮＰ　ｌ−ランジスタのコレクタ導
出領域（２９）を選択拡散する。この工程で先にデポジ
ットした各領域が完全にドライブインされ、第２拡散層
（４０）は第１拡散層（３９）に連結して分離領域（２
５）を形成し、コレクタ導出領域（２９）はコレクタ埋
込層（２Ｂ＞に達してベース領域（３ｏ）を囲む。

そして第２図Ｅに示す如く、周知の選択拡散によってＰ
型の縦型ＰＮＰ）−ランジスタのエミッタ領域（３１）
とＮＰＮトランジスタのベース領域（３３）とを同時に
形成し、さらにＮ”型の縦型ＰＮＰ　）−ランジスタの
ベースコンタクト領域（３２〉とＮＰＮトランジスタの
エミッタ領域（３４）及びコレクタコンタクト領域り３
５）とを同時に選択拡散する。そして最後に各領域上に
１極（３７）を配設して製造工程を終了する。

このようにして形成した半導体集積回路は、ＮＰＮトラ
ンジスタ部の第１の埋込層（２４）を、少なくともエミ
ッタ領域（３４）直下に対応した領域を除去した構造と
した為、トランジスタとして最も活性になるエミッタ領
域（３４）直下のベース領域（３３）における結晶欠陥
を大幅に低減でき、より完全に近い結晶構造を得ること
ができる。前記エミッタ領域（３４）直下のベース領域
（３３）以外の領域では第１の埋込層（２４）と第２の
埋込！（３８）とが重なることによって倍増きれた結晶
欠陥が生じるものの、トランジスタとしてはほとんど非
活性であるので、特に問題とはならない。従って、結晶
欠陥に起因するエミッタ領域（３４〉から島領域（２７
）へのリークｔｉを大にすることが無い。また、第２の
埋込層（３８）が比較的浅い位置、つまり第１のエピタ
キシャルＪｌ（２２）表面にあり、しかもコレクタ電流
の経路を考えると、残存する第１の埋込層（２４）が作
用するので、コレクタ取出し抵抗が第５図のものに比し
て僅ど大きくならず、Ｖｃｘ（ｓａｔ）を大幅に低減し
たＮＰＮトランジスタが得られる。

そして縦型ＰＮＰトランジスタ部においては、コレクタ
埋込層（２Ｂ）が第１のエピタキシャル層（２２）表面
から上下方向に幅広く形成できるので、Ｖｃｔ（ｓａｔ
）を大幅に低減し、且つ基板（２１〉表面に第１０埋込
Ｊ’！（２４）を設けることによってコレクタ埋込層（
２８）と基板り２１）との電気的な分離がなされている
。

第３図は本発明による半導体集積回路の第２の実施例を
示し、第１図と同じ領域には同一の符号を付して説明を
省略する。本実施例は第２の埋込層（３８）のエミッタ
領域（３４）直下に対応する領域を除去したものであり
、第２のエピタキシャル層（２３）表面には第１の埋込
層り２４）のデポジットによる結晶欠陥のみが生じるこ
とになる。従って第１の実施例と同様にリーク電流が増
大することなく、且つ第１の埋込、ｒ！（２４）と残存
する第２の埋込層く３８）とによって第５図のものと変
らないＶ。ｔ（ｓａｔ）特性が得られる。

（ト〉発明の詳細 な説明した如く、本発明によれば、少なくともＮＰＮ　
トランジスタのエミッタ領域（３４）直下に対応する部
分の第１の埋込層（２４）又は第２の埋込層り３８）を
除去したので、結晶欠陥に起因するリークＴｉ流を犬に
することなく　Ｖｃ、、（ｓａｔ）を大幅に低減でき、
しかも基板（２１）との寄生ＰＮＰ　！−ランジスタの
発生を防止できる特性良好なＮＰＮトランジスタを提供
できる利点を有する。また、それによって両者共にＶ。

ア（ｓａｔ）特性の優れた縦型ＰＮＰトランジスタとＮ
ＰＮ）ランジスタとを共存できる利点を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するための断面図
、第２図Ａ乃至Ｅは本発明の製造方法を説明するための
工程断面図、第３図は本発明の第２の実施例を説明する
ための断面図、第４図及び第５図は従来例を説明するた
めの断面図である。 （２１）はＰ型半導体基板、　（２２）及び（２３）は
第１及び第２のエピタキシャル層、（２４）は第１の埋
込層、　（２８）はコレクタ埋込層、　（３３）はＮＰ
Ｎトランジスタのベース領域、（３４）はＮＰＮ）−ラ
ンジスタのエミッタ領域、（３８〉は第２の埋込層であ
る。 出願人　三洋電機株式会社外１名 代理人　弁理士　西野卓嗣　外１名 諌　　　　　　　　　　　　　　　　転５−　　　　　
　　　　転

Claims (1)

【特許請求の範囲】
1. （１）一導電型半導体基板表面に順次積層して形成した
   逆導電型の第１及び第２のエピタキシャル層と、前記基
   板表面に複数個形成した逆導電型の第１の埋込層と、こ
   の第１の埋込層を夫々取囲むように第２のエピタキシャ
   ル層表面から前記第１のエピタキシャル層を貫通して前
   記基板まで達する一導電型の分離領域と、該分離領域に
   より島状に分離された第１及び第２の島領域と、前記第
   １の島領域の前記第１のエピタキシャル層表面に埋込ん
   で形成した一導電型のコレクタ埋込層と、前記第１の島
   領域表面から前記コレクタ埋込層へ達する一導電型のコ
   レクタ導出領域と、該コレクタ導出領域と前記コレクタ
   埋込層とで完全に囲まれた前記第１の島領域で形成する
   ベース領域と、該ベース領域の表面に形成した一導電型
   のエミッタ領域と、前記第２の島領域の前記第１のエピ
   タキシャル層表面に前記第１の埋込層に達するように形
   成した逆導電型の第２の埋込層と、前記第２の島領域の
   表面に形成した一導電型のベース領域及びこの表面に、
   形成した逆導電型のエミッタ領域とを具備する半導体集
   積回路において、前記第２の島領域の前記エミッタ領域
   直下に対応する前記第１の埋込層又は前記第２の埋込層
   の領域のうち、いずれか一方の領域を除去したことを特
   徴とする半導体集積回路。