JPS61242111A - スイツチング段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はダーリントンタイプのスイッチング段にあって
、第１トランジスタを具えており、前記スイッチング段
の入力端子を構成する前記第１トランジスタのベースに
より所謂選択レヘ）レト所謂非選択レベルとの間にて電
圧が変化する論理制御信号を受信せしめ、前記第１トラ
ンジスタのエミッタを第２トランジスタのベースに作用
させ、前記スイッチング段の出力端子を構成する前記第
２トランジスタのエミッタを、前記論理制′４７１１信
号がその信号の選択レベルにある場合には第１電流源に
接続し、前記論理制′４１信号がその信号の非選択レベ
ルにある場合には第１１！流源よりも電流強度の低い第
２電流源に接続するようにしたスイッチング段に関する
ものである。

斯種のスイッチング段は現今特に出力段として、即ち高
速メモリのラインデコーダのライン毎に１個づつ出力段
として用いられており、選択されたラインには多量の選
択電流が流れ、他のラインには極めて小さな保持電流が
流れる。

成る別のラインの選択に相当するデコーダの入力端子へ
の７ドレスのローディング期間中には・選択解除された
ラインには選択解除時間用に予定された成る期間の間高
電流しベルから極めて低い電流レベルまでの電流が流れ
、また、選択されたラインには前述した場合とは逆に、
選択時間用に予定された成る肋間の間低２流レベルから
高電流レベルまでのＮＲが流れ、他のラインの電流レベ
ルは同レベルのままである。

選択解除時間が選択時間よりも長くなることは当業者に
とっては周知のことである。

従って、斯かる電流の減少が最小の期間内に得られるよ
うにするために、メモリアクセス時間は特にデコーダの
出力段の容量によって決定される。

本発明の目的はダーリントン段の出力トランジスタを構
成する第２トランジスタのベースに蓄積されるｔｉを放
出し易くする回路を用いることによってラインの非選択
時間を短くすることにある。

本発明の基本概念は各ライン及びそのラインに接続され
る２つの枝路に１個の補助電流源を使用し、対応するラ
インが選択される場合に補助電流の大部分が第１枝路に
流れるように前記２つの枝路を制御し、前記第１枝路を
ダーリントン段の出力トランジスタのベースにも接続す
るようにしたものである。斯かる第１枝路を通過する電
流は、ダーリントン段の出力トランジスタのベースがら
電荷を放出させるのに寄与するため、前記電流はダーリ
ントン段の出力端子における電圧低下を活性化させる。

これに対し、ラインが選択解除される場合には、補助電
流の大部分が第２枝路に流れ、これによりトランジスタ
Ｔ２のエミッタ電流が増大し、しかも後に説明するよう
にダーリントン段の出力トランジスタのエミッタにおけ
る高レベルと低レベルとの間の差が過度に大きくならな
くなる。

これがため、本発明は２つの第１電流源の電流強度の間
の大きさの電流強度を有する補助電流源と、第２トラン
ジスタのベースとの間に第１枝路を構成する第１ダイオ
ードと第２ダイオードとを順方向に直列に接続し、かつ
前記第２トランジス夕のエミッタと前記補助電流源との
間に第２枝路を構成する第３ダイオードを順方向に接続
して、前記制御信号の選択レベルと該制御信号の非選択
レベルとの間での制？■信号のスイッチング作動ノ期間
中に、前記第２トランジスタのベースに蓄積されている
電荷を前記第１枝路を経て大部分流す前記補助電流源の
電流によって放出させるようにしたことを特徴とする。

第２トランジスタの電荷が前動に放出されるようにする
ために、前記補助電流源の電流値を前記第２電流源の電
流値の１０％以上とするか、又はそれに等しくするのが
有利である。

本発明によるスイッチング段を、各々が論理出力信号を
供給するｎ個の選択モジエールから成るｎ個のラインを
有するメモリのラインデコーダのライン選択モジュール
の出力段として用い、デコーダに導入されるアドレスに
よって選択された前記モジュールの内の１個のモジュー
ルの論理出力信号が高レベルとなり、しかも残２）の（
ｎ−１）個のモジュールの論理出力信号が低レベルとな
るようにする場合には、各モジュールの論理出力信号を
前述したように規定される段の入力端子に導入し、その
段の出力端子をメモリのライン選択導線に接続する。

以下図面につき本発明を説明する。

第１図はメモリの成る所定ラインの７ドレスを復号化す
るモジュールを示す、モジュールの数及びメモリのライ
ン数は等しくする。復号化回路（デコーダ）はダイオー
ドから成るタイプのものとし、この回路をマルチ−エミ
ッタＮＰＮトランジスタＴ０で構成し、このトランジス
タのベースを直接、又は図示のように抵抗Ｐ０を介して
コレクタに結合させ、抵抗Ｒ，が存在する場合には、ト
ランジスタＴ０のコレクタと大地との間に抵抗Ｒ１を抵
抗Ｒ０と直列に設ける。トランジスタＴ０のエミッタは
既知の方法にてアドレスラインに接続されるため、トラ
ンジスタＴｏはデコーダの入力端子に現れる前記ライン
の選択に相当するアドレスを認識することができる。斯
くして前記ラインが選択されると、トランジスタＴ０は
カット・オフされ、抵抗Ｒ０及びＲ，に電流が全く流れ
なくなる。この場合、トランジスタＴｏのコレクタの電
位は大地電位（高レベル）となる、前記ラインが選択さ
れない場合に相当する他のすべてのアドレスに対しては
、トランジスタＴｏがそのトランジスタのエミッタの内
の前記選択ラインに接続されるエミッタ以外の１つのエ
ミッタを経て）頭方向に接続され、このトランジスタに
は所定の電流Ｉが流れる。この場合におけるトランジス
タＴ０のコレクタ電位は−（＋？。＋Ｒ，）Ｉ　（低レ
ベル）となる。

メモリの選択されたラインは比較的大電流を消費するた
め、各モジュールにはダーリントン構成で接続される２
個のＮＰＮ　）ランジスタＴ１及びＴ２から成る出力段
が一般に用いられ、入力トランジスタＴ、のベースはト
ランジスタＴ０のコレクタに接続し、Ｔ、のコレクタは
接地し、出力トランジスタＴ２の寸法は人力トランジス
タＴ、の寸法に較べて大きくし、この出力トランジスタ
のコレクタは接地し、エミッタはメモリの対応するライ
ン１０に１妾続する。

ラインが選択されると、列ラインによってｉ！訳された
メモリ門、Ｌ−−−の前記ラインには比較的大きな選択
電流が流れ、他のセルには保持電流１６が流れる。出力
段は、例えば５６００μへの比較的大きな電流を供給す
る必要がある。

ラインが選択されない場合には、セルに保持電流１゜し
か流れず、これは例えば３００μＡのように比較的小さ
な電流であり、これは適当な電流源によってラインに供
給される。

なお、一般にはトランジスタＴ２のベースとエミッタと
の間に抵抗Ｉｈを設け、この抵抗の抵抗値は、それに保
持Ｎ？Ｊｉｙ　ｌ　６の少数部が流れるように選定する
。

スイッチング作動の期間中には非選択ラインの内の１つ
のラインが選択モードとなるも、選択されていたライン
は選択を解除する必要がある。この選択解除により出力
トランジスタＴ２の電流は■１から１０に降下する。電
流量の増加は電流量の減少よりもずっと早く行われ、電
／Ａｆｆｌの減少はトランジスタＴｔ（このトランジス
タは、電流■１を供給し得るように大きな寸法をしてい
る）のベースに電荷が蓄積されることにより著しく遅れ
る。

従って本発明では適当な補助電流に対する径路指定（ル
ーチング）手段を用いて、上述した従来構造のものにお
けるトランジスタＴ８のベースから前記蓄積電荷を放出
させるようにする。

斯かる電流のルーチング手段は、トランジスタＴ！のベ
ースと補助電流ｓｒ　　＜点Ａ）との間に、直列に、し
かも順方向に接続される２個のダイオードＤ１とＤ２と
の直列回路を有する第１枝路と、トランジスタＴ２のエ
ミッタと補助電流源ｌ　（点へ）との間に順方向に配置
されるダイオードＤ、を含む第２枝路とをもって構成す
る。

上記ダイオードはトランジスタＴ１の寸法にほぼ等しい
寸法を有しているＮＰＮ）ランジスタのエミッターベー
ス接合によって有利に構成することができ、この際斯か
るＮＰＮ　トランジスタのベースは短絡させ、エミッタ
は補助ｔａ源１の方向に配置する。

第２８および２ｂ図はそれぞれ図示のラインを選択した
場合及び選択しない場合のル−チンク゛手段の２つの枝
路間の電流分布を示す。

以下の説明において、ＣはトランジスタＴ０のコレクタ
とトランジスタＴ１のベースとの間の（妄続点を示し、
ＢはトランジスタＴ１のエミッタとトランジスタＴ２の
ベースとの間の接続点を示し、Ｅ４まメモリライン１０
に接続されたトランジスタＴ！のエミッタの出力端子を
示す０点りはダイオードＤＩとり。

との間の接続点を示す。

選択状Ｂ（第２ａ図）では、トランジスタＴ、のエミッ
タに電流■、が流れ、第１枝路Ｄ＋、Ｄｔに電流ｉ　１
が流れ・第２枝路Ｄ３に電流ｉ、が流れ、メモリライン
には電流１１が流れる０点Ａおよび已における電流が平
衡状態にあると、以下の関係式が得られる。

１、÷ｉ’　＝　Ｌ　＋　ｊｚ ｉ、　＋　ｉ２　＝　１ 合ν、、；０．８ν） トランジスタＴ２には比較的大きな電流が流れる。

従って、そのベースーエミソク通路間の’ＷＥＥ降下は
大きく、これは特に補助電流源により供給され且つ電流
１．よりも可成り小さく選択される電流１のみを流しう
るダイオード貼の端子間電圧降下よりも大きい、′ａ足
さすべき条件は、Ｔｉ、ＫＩ＋が流れり際のトランジス
タＴ２のベース−エミッタ通路間の電圧降下が電流１が
流れた際のダイオードＤ、の電圧降下よりも大きくなる
と仮定することにより概略的に表現することができる。

これには特にダイオードＤ、およびトランジスタＴ２の
エミッタの相対寸法が影響し、電流Ｉの値は特にトラン
ジスタＴ２のベースに蓄積される電荷を放出しうる能力
に応じて選択される。

この場合、点已における電位は点りにおける電位よりも
低くなる。ダイオードＤ２およびり、の電Ｖ。

−電圧特性は同じであるため、電流ｉ、は点りとＥとの
間の電圧差がｎｘ１８ｍνである場合比２″で電流１２
よりも大きくなる。従って、ラインが選択状態にある場
合、補助電流Ｉは第１枝路り５．Ｄｉの方に向う。

一例としてＲ２を４　ｋΩに選定し、従ってｉ′−２０
０μ八、Ｉ、＝５６００μＡ　、　Ｉ＝７００μＡとす
る。ダイオードＤ１およびトランジスタＴｔはこれらの
条件でｉ、−６００μＡ、１ｚ＝１００μＡとなるよう
に構成する。

この場合１．＝５５００μＡとなる。本例ではｉ、は１
．の１０分の１よりもわずかに大きくなる。

デコーダの入力端子におけるアドレスの変更に応答して
ラインの選択が解除されると、電流ｉ、は、トランジス
タＴ、のベースに蓄積された電荷を放電させ、これによ
りスイッチング速度を早めるのに用いられる。

第３８および３ｂ図はこの現象を示す、これらの図にお
いては、点Ｃ，Ｂ及び已における電圧の変化を同じ電圧
レベルで示しである。しかし実際には点ＢおよびＥはそ
れぞれ点ＣおよびＢよりも約８００ａ＋Ｖだけ低い。

第３ａ図（従来）では、点Ｃにおける電圧降下は急峻で
あるが、これに比べ点Ｂにおける電圧降下はゆっくり行
なわれる。また点已における電圧降下は点Ｂに比べて時
間的にわずかに遅れて点Ｂの電圧降下に追従する。点Ｂ
およびＣにおける曲線間に存在する面積はトランジスタ
Ｔ２のベースに蓄積される電荷による負の影響を表わす
。

これに対し第３ｂ図においては、Ｎ　’ＩＲｉ　＋　力
点Ｂにおける電圧降下を加速し、この電圧降下が実際上
点Ｃにおけるのと同じ傾斜で行なわれる。また点已にお
ける電圧降下は点Ｂにおける電圧降下にわずかな時間的
な遅れで追従する。従って、ラインの選択解除に際して
のスイッチング時間が節約され、これによりメモリのア
クセス時間が短縮化される。

第２ｂ図は、ラインが選択されない場合を示す。

この場合トランジスタ↑！のエミッタに’ｌ’ｌＡ　ｌ
　＊　’　が流れ、２つの枝路にＴ：ｉｉｉ、’　およ
び１８′がそれぞれ流れる。この場合も前述したように
以下の関係式が成立つ。

１、′＋　ｉ＋’　”　　Ｉｏ　＋　Ｉｔ’ｉｔ’邊ｉ
、＝１ トランジスタτ２は大型寸法のトランジスタであるため
、そのベース−エミッタ通路間の電圧降下ＶＩＥはダイ
オード貼における同様な電圧降下に比べて大きくなる。

従って、この場合の形態は前述した場合に比べて逆であ
り、点已における電圧は点りにおける電圧よりもわずか
に大きくなる。補助電流１の大部分はルーチング手段の
第２枝路を構成するダイオードＤ、を流れる０例えばＩ
ｓ”　３００μＡとし、他のパラメータを前述した場合
と同じにすると、ｉ、’　　＝　２００μ八、ｉｔ’　
　−５００μ八となり、従って１．’−６００μＡとな
る。

非運１尺モードでは、Ｉ＠′”　（Ｌ−ｉ’　）＋ｉｌ
’　　となるも、本発明による電流ルーチング回路が存
在しないと、ｌ、’　　＝Ｉｅ−ｉ′（すなわち上述し
た例では１００μへ）となる。

従って、本発明によるルーチング回路によれば、非選択
モードにおいてトランジスタＴ２のベースーエミフク通
路間の電圧降下が従来の場合よりも可成り大きくなり、
出力トランジスタＴ２が低レベルおよび高レベルに近づ
ける傾向を減少せしめる。

点已における高レベルＨａが一８００ｍＶであり、低レ
ベルＬ１が一２０００＋ａＶであり、従って公称の差が
１２００＋Ｖであるものとする。従来の回路によれば、
トランジスタを流れる′：Ｌ流は選択モードにおいては
５４００μＡとなり非選択モードにおいては１００μＡ
、すなわちｌ：５４の比となる０点已における高レベル
１１．と低レベルし、との差は前記の公称の差に比べ１
０５ｍＶだけ減少し、従ってその値は１０９５＋Ｖとな
る。

これに対し本発明による回路によれば、選択モードにお
いてトランジスタＴ２のエミッタに流れる電流と非選択
モードにおいてこのトランジスタＴｔのエミッタに流れ
る電流との比は、従来に比べ著しく小さくなる０例えば
、選択モードにおけるエミッタ電流１．の値は５５００
μＡとなり、非選択モードにおけるエミッタＷｍ１ａ′
　の（直は６００μＡ　、　ｌ！＋４ちその比は約１対
９．２となり、従って、前記の公称の差は５８ｍＶＮ少
するだけであり、点已における高レベルと低レベルとの
差の値は１１４２ｍＶとなる。

本発明によれば、トランジスタＴ３を用い（第１図）、
そのエミッタを点Ｂに接続し、コレクタを接地し、ベー
スに基！１！電圧Ｖユを与えることができる。この基準
電圧Ｖ、はすべてのラインに対し共通とし、この基準電
圧のレベルは、例えばメモリのラインの変更に相当する
アドレスの変更中非選択状態に維持される非選択段で生
じることのある非選択レベルの電圧の不所望なサージを
大部分除去するように選定する。このような基準電圧を
用いることは、本願人に係るフランス国特許出願（Ｉ９
８５年４月１７日出願）の明細書に開示されている。

本発明は上述した実施例に限定されず、幾多の変更を加
えうろこと勿論である０本発明は互いに著しく相違する
高電流状態および低電流状態を有するいかなるスイッチ
ング段にも用いることができる。ｌライン当り１つのス
イッチング段を有するメモリのラインデコーダに本発明
を用いる場合には、各ラインに補助電流源を用いる必要
があるため、本発明はライン数が少ない（約１０本まで
）高速メモリに特に通している。

【図面の簡単な説明】

第１図はメモリのラインデコーダに適用する場合におけ
る本発明によるスイッチング段の一例を示す線図、 第２８及び２ｂ図はそれぞれ選択ライン及び非選択ライ
ンに対する本発明によるスイッチング段の２つの枝路に
おける２つの電流モードを示す線図、第３ａ及び３ｂ図
はダーリントン段の種々の点における９ｍ変化を示す特
性図である。 Ｔ　ｏ”−−マルチ−エミッタＮＰＮ　）ランジスタＲ
（Ｉ＋ＲＩ＋Ｒ１’−”ｆ氏抗 Ｔ１．Ｔｚ、Ｔｉ・・・ＮＰＮ　トランジスタＤ＋、Ｄ
ｔ、Ｄｓ・・・ダイオード　Ｍ＋、Ｌ’−・メモリ１０
−・・メモリライン 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、ダーリントンタイプのスイッチング段にあって、第
   １トランジスタを具えており、前記スイッチング段の入
   力端子を構成する前記第１トランジスタのベースにより
   所謂選択レベルと所謂非選択レベルとの間にて電圧が変
   化する論理制御信号を受信せしめ、前記第１トランジス
   タのエミッタを第２トランジスタのベースに作用させ、
   前記スイッチング段の出力端子を構成する前記第２トラ
   ンジスタのエミッタを、前記論理制御信号がその信号の
   選択レベルにある場合には第１電流源に接続し、前記論
   理制御信号がその信号の非選択レベルにある場合には第
   １電流源よりも電流強度の低い第２電流源に接続するよ
   うにしたスイッチング段において、 ２つの第１電流源（Ｉ＿０、Ｉ＿１）の電流強度の間の
   大きさの電流強度（Ｉ）を有する補助電流源と、第２ト
   ランジスタ（Ｔ＿２）のベースとの間に第１枝路を構成
   する第１ダイオード（Ｄ＿１）と第２ダイオード（Ｄ＿
   ２）とを順方向に直列に接続し、かつ前記第２トランジ
   スタ（Ｔ＿２）のエミッタと前記補助電流源（Ｉ）との
   間に第２枝路を構成する第３ダイオード（Ｄ＿３）を順
   方向に接続して、前記制御信号の選択レベルと該制御信
   号の非選択レベルとの間での制御信号のスイッチング作
   動の期間中に、前記第２トランジスタ（Ｔ＿２）のベー
   スに蓄積されている電荷を前記第１枝路（Ｄ＿１、Ｄ＿
   ２）を経て大部分流す前記補助電流源（Ｉ）の電流によ
   って放出させるようにしたことを特徴とするスイッチン
   グ段。 ２、前記第２トランジスタ（Ｔ＿２）が該トランジスタ
   のエミッタとベースとの間に抵抗（Ｒ＿２）を具え、該
   抵抗に第３電流源（Ｉ＿０）の電流の少数部に等しい値
   の電流が流れるように前記抵抗の抵抗値を選定したこと
   を特徴とする特許請求の範囲第１項に記載のスイッチン
   グ段。 ３、前記補助電流源（Ｉ）の電流値を前記第２電流源の
   電流値の１０％以上とするか、又はそれに等しくしたこ
   とを特徴とする特許請求の範囲第１又は２項のいずれか
   一項に記載のスイッチング段。 ４、前記ダイオード（Ｄ＿１、Ｄ＿２、Ｄ＿３）の内の
   少なくとも１個のダイオードを少なくとも１個の第３ト
   ランジスタのエミッターベース接合によって構成し、該
   トランジスタのベースとコレクタを短絡させたことを特
   徴とする特許請求の範囲第１〜３項のいずれか一項に記
   載のスイッチング段。 ５、前記スイッチング段が第３トランジスタ（Ｔ＿３）
   を具え、該第３トランジスタのエミッタを前記第２トラ
   ンジスタ（Ｔ＿２）のベースに作用させ、かつ前記第３
   トランジスタのベースが基準電圧（Ｖ＿３）を受信し、
   該基準電圧がアドレスの変更中に非選択レベルのサージ
   を大部分なくすように前記基準電圧の値を選定したこと
   を特徴とする特許請求の範囲第１〜４項のいずれか一項
   に記載のスイッチング段。