JPS612423A - トランジスタドライブ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＣＲＴディスプレイ、テレビジョン受信機あ
るいは、スイッチング電源等のトランジスタドライブ回
路に関するものである。

〔発明の背景〕

従来技術を才１図、第２図、第３図を用いて説明する。

第１図はテレビジョン受信機、ディスプレイ等の水平偏
向出力回路を駆動するドライブ回路を示す回路図である
。また才２図は第１図のＡ〜Ｄ各点の電圧あるいは、電
流の波形を示す波形図である。第３図は、第１図におけ
るトランス４の磁気特性ケ限定した場合の第２図に対応
する波形図である。４に示す波形は、第１図のドライブ
トランジスタ１のベースに入力される水平発振パルスの
電圧波形を示し、ｂＫ示す波形は、ドライブトランジス
タのコレクタ電圧波形！示し、Ｃに示す波形は、同図の
出力トランジスタ５のベースに流入する電流波形！示し
、ｄに示す波形は、出力トランジスタ５のコレクタ電圧
波形を示し、ｅに示す波形は、出力トランジスタのコレ
クタ電流波形を示す。

Ｃおよびｅの電流波形は１．？１図の矢印の方向ケ正と
した。ここでドライブトランジスタ１゜出力トランジス
タ５はスイッチング動作をしている。出力トランジスタ
５は時刻ｔ。でオフ方向にドライブされベース領域に蓄
積された余剰キャリアが再結合ン開始し、時刻ｔ１でコ
レクタ電流が減少ン初める。出力トランジスタ５−のコ
レクタ電流１ｃが減少Ｖ開始してから、コレクタ電流Ｉ
ｃが０となる遷移期間には、コレクタ電圧が第２図ｄに
示す如く立上り、大きい損失を発生する。ここで、出力
トランジスタ５のオンになった時のコレクタ電流ＹＩＣ
ｐとすると、上記コレクタ電流の遷移期間において０．
９１ｃからα１１ＣＩＣなるまでの期間Ｙ下降期間ｔｆ
とし、スイッチングの速さの目安としている。下降時間
１（は電荷制御理論によれば で表わされる。ここでΔＶＣＢはベース電圧変化分、ｃ
ｏｂはコレクタ接合容量、ｈｒｒは大振幅動作における
電流利得、Ｉｎ２は逆方向ベース電流の最大値を示す。

式（１）より逆方向ベース電流Ｉｎ２の絶対値が大きく
なれば下降期間ｔｆが小さくなる事がわかる。また順方
向ベース電流Ｉｎ１はＩｃｐ−ｈＦＦで決まる。ドライ
ブ回路は電流比ＩＢ２／ＩＢＩ　Ｘ（！−大き（とるた
めに、ドライブトランス４の極性をドライブトランジス
タ１がオン時に、出力トランジスタ５をオフする方向に
選んである。すなわちドライブトランジスタ１がオンし
た瞬間には、コンデンサ２から大き０電流Ｙ流す事がで
きる。また、ドライブトランス４の２次側では、出力ト
ランジスタ５０オン時は、出力トランジスタ５のベース
、エミッタ電圧ＶＢＥは、ドライブトランス４の起電力
に対して逆方向となるが、出力トランジスタ５０オフ時
は、キャリヤ蓄積効果によるベース・エミッタ間電圧Ｖ
ＢＥと、ドライブトランス４の起電力の方向が等しくな
る。従って逆方向ベース電流ＩＢ２の波高値は順方向ベ
ース電流ｌＢ１０波高値より大きくなり、一般には電流
比Ｉ　Ｂ　２／Ｉ　Ｂ　１〜１２〜１４程度に出来る。

しかしこの程度では下降時間ｔｆを十分忙短かくする事
はできない。

一方水平偏向周波数ｆＨは、ディスプレイの高精細化に
対応して高周波化されつつあるが、上記出力トランジス
タ５のコレクタ電流下降時間損失が周波数ｆａの３乗に
比例するため、周波数ｆＨの上昇と共に損失が急激に増
大し、高周波化のネックとなるという第１の欠点がある
。

また常温動作では上記下降期間損失が許容できる偏向周
波数であっても、例もかの原因で温度が上昇すると、下
降期間が長くなり、さらに損失が増力Ωするという熱暴
走現象を起こし破壊に至る第２の欠点がある。

上記第１の欠点を解決す、る手段として、ドライブトラ
ンス４の磁束密度を出力トランジスタ５の蓄積時間には
飽和せず、ドライブトランス４の磁気エネルギー蓄積時
間内で飽和するようにし、出力トランジスタ５ｔオフ方
向に駆動する時には、ドライブトランス４の磁束密度が
ほぼ残留磁束密度に近（なるように設定することが考え
られる。

ドライブトランジスタ４を上記条件で設計した場合の特
性を第３図に示す。第３図ａ、ｂ。

ｃ、ｄ、ｆはそれぞれ第２図のａ　、　ｂ　、　ｃ　、
　ｄ。

ｅに対応する。第３図ｅは、ドライブトランス４の磁束
密度の変化ン示すグラフである。同グラフにおいてＢｍ
は飽和磁束密度を示し、　Ｂｒは残留磁束密度ン示す。

ドライブトランス４０出来密度は、トランジスタ１がオ
ンすると、ドライブトランス４０１次コイルに電流が訛
れ、磁気エネルギーがトランス４に蓄えられる。このた
めドライブトランス４の磁束密度は時間とともに上昇し
ていくが、トランジスタ１がオフされる時点ｔ４で飽和
磁束密度Ｂｍ　Ｋ達する。そしてトランジスタ１がオフ
するとトランス４に蓄えられた磁気エネルギーは、出力
トランジスタ５の順方向ベース電流として消費され、ト
ランジスタ１の次のオン時点ｔ、には、ドライブトラン
ス４の磁束密度は残留磁束密度Ｂｒまで減少する。この
とき出力トランジスタ５のベース電流は、ドライブトラ
ンス４に蓄えられた磁気エネルギーが少なく、出力トラ
ンジスタ５で消費されるので時点ｔ、から時点ｔ、まで
直線的に減少し、時点ｔ、でほぼゼロとなる。

ドライブトランス４０特性ンこのように選ぶことにより
出力トランジスタ５の下降時間を短縮でき、常温におけ
る損失は十分に低減できる。

したがって上記第１０欠点は常温状態においては解決で
きる。

しかしながら、出力トランジスタ５の温度が水平偏向周
波数ｆＨの上昇以外の原因、例えは周囲の温度上昇によ
り上昇した場合ＦＣは、水平偏向周波数ｆｎが低くても
熱暴疋現象ケ起こしてしまう可能性が高く、第２の欠点
は十分には解決されていない。

〔発明の目的〕

本発明の目的は、温度上昇等による下降時間の変動ン抑
え、常に下降時間を最小に保持し、熱暴走現象の慮れが
少なく、高速スイッチング可能なトランジスタドライブ
回路？提供することにある。

【発明の概要〕

本発明は、被ドライブトランジスタの蓄積時間ン検出す
る蓄積時間検出手段を設け、この蓄積時間検出手段で検
出した蓄積時間の増減に応じてドライブトランスの１次
コイルに加える駆動パルスのパルス＠を調整することに
より蓄積時間ケ最小に保つように制御するものである。

蓄積時間を常に最小に保持することにより、出力トラン
ジスタの下降時間を最小に抑え、下降時間における熱損
失の発生を押え、熱暴走を防止する。

尚本発明は、ドライブトランスの１次コイルに加える駆
動パルスのノ（ルス＠を増加させてし１くと、被ドライ
ブトランジスタの蓄積時間１ｓｔｙおよび下降時間ｉｆ
が最小となる点か存在するという実験結果に基づきなさ
れたもσ）である。

、１７４図に被ドライブトランジスタの駆動ノ（ルスの
パルスｇＷｐｋ増７１０させた場合の被ドライブトラン
ジスタの蓄積時間１ｓｔｔおヨヒ下降時間、ｔｆの特性
を示す。尚同図におし１て縦軸に示した下降時間、ｉｆ
と蓄積時間差ｓｔｙの目盛しま１司−ではなく、蓄積時
間１ｓｔｇか下降時間ｉ（より１ケタ程度大きな値であ
る。グラフＡ＆ま下降時間ｔｆ’を示し、グラフＢは蓄
積時間ス５ｔｔＹ示す。

下降時間ｉ（および蓄積時間差ｓｔｆ＆ま、］（ルス幅
ＷｐＹ増加させていくと共に減少して〜くが、一定のパ
ルス＠Ｗｍになると共に増加に転する。

図に示すようＫ、最小蓄積時間１Ｓｔｔを得るパルス幅
と最小下降時間を得る）くルス幅＆ま一致する。

したがって、蓄積時間１ｓｔｔＹ検出し、そσ〕値を最
小に保持するよう制御すれは、下降時間も最小に保持さ
れ、周辺温度の上昇等による熱暴走が予防される。

〔発明の実施例〕

本発明の実施例ケ図面を用いて説明する。

矛Ｃ図は、本実施例の構成を示すブロック図である。矛
５図の主要な構成ブロックの具体的構成を矛６図、オフ
図、ｊｐｓ図、第１０図に示す。

本実施例は、３１１図に示したドライブ回路と同じ構成
のドライブ回路２０と、ドライブ回路２０の出力トラン
ジスタ５の蓄積時間パルスする蓄積時間検出回路２１と
、蓄積時間検出回路２１で検出した蓄積時間の増減を判
定する減少判定回路２２と、減少判定回路２２の出力に
応じてドライブ回路２０のドライブトランジスタ１０ベ
ースに加えるパルス信号のパルス幅を調整するパルス幅
変換回路２６と、ＡＦ’Ｃ回路（目動周波数調整回路）
１１と、トリガ回路（を圧制御型水平発振回路）１２よ
り構成される。

ＡＦＣ回路１１とトリガ回路１２は、一般にテレビ、デ
ィスプレイ等で使用されているものと同じであるので詳
細は省略する。ＡＦＣ回路１１には、水平偏向信号が入
力され、ドライブ回路２０の出力信号がフィードバック
される。

蓄積時間検出回路２１は、ドライブ回路２０のドライブ
トランジスタ１のコレクタ電圧乞入力信号とする波形整
形回路１４と、ドライブ回路２０の出力信号をトランス
１０ン介して入力信号とする波形整形回路１５と、波形
整形回路１４の出力信号と波形整形回路１５の出力信号
の差から出力トランジスタ４の蓄積時間検出回する蓄積
時間信号抜取回路１６とから成る。

パルス幅変換回路２３は、１回の制御で変化させるパル
ス幅に対応した制御用パルスを発生する制御用パルス発
生回路１９と、ドライブ回路２０の出力パルスケトリガ
ーとして、減少判定回路２２．の出力に応じて出力パル
ス数Ｙ増幅させるパルス力ロ減回路１７と、パルス力０
減回路１７の出力パルスン積分し、マルチバイブレータ
１６の制御電圧とするローパスフィルタ（以下ＬＰＦと
言う）１８と、トリガ回路１２の出力をトリガとし、Ｌ
）’Ｆ１　Ｂから出力された制御電圧に応じたパルス幅
のパルス信号を発生する電圧制御型モノマルチバイブレ
ータ（以下ＶＣＭＭと言う）１３とから成る。

本実施例の動作を矛９図の信号波形図ケ用いて説明する
。

ドライブトランジスタ１のコレクタ電圧波形。

およびドライブ回路２０の出力電圧波形はＡ。

Ｂに示すようになる。これらの波形は、それぞれ成形整
形回路１４．１５ン通すことにより矛９図Ｃ，Ｄに示す
ようになる。蓄積時間信号抜取回路１６により波形整形
回路１４．１５の出力信号Ｃ，Ｄの差を取ることにより
矛９図Ｅに示す蓄積時間パルスを得る。この蓄積時間パ
ルスＥは１．！３図Ｃに示すように出力トランジスタ５
のキャリア蓄積時間に対応している。

減少判定回路２２では、前回の制御周期における蓄積時
間パルスＥのパルス幅と奪回の制御周期の蓄積時間パル
スＥのパルス幅を比較し、パルス幅が増加した場合には
ノλイレベルの信号″Ｈ”Ｙ出力し、減少する場合には
ローレベルの信号″Ｌ″ケ出力する。矛９図１において
Ｇ′ｉ。

増力口状能の減少判定回路２２の出力信号波形を示され
ている。

尚、減少判定回路２２でパルス幅の増幅を判定するには
、後に矛７図を用いて詳述するように、パルス幅を電圧
に変換した後、電圧の大小を比較すればよい。

減少回路２２の出力信号■はパルス幅変換回路２３のパ
ルス加減回路１７に出力される。制御用パルス発生回路
１９では、ドライブトランジスタ１に加えるパルスの１
回の補正で増加減少させるパルス幅に対応する制御用パ
ルス信号を発生し、パルス加減回路１７に出力する。ノ
（ルス加減回路１７では、現制御周期および前回の制御
周期における減少判定回路２２の出力信号■に応じ℃、
回路内で発生した所定の周波数の基本パルス信号に制御
用パルスを加・減して出力する。すなわち、パルス加減
回路１７は、前回の制御周期において基本パルスに制御
用パルスを加算したか減少したかの条件もしくはそれに
対応する減少判定回路２２の前制御周期における出力を
保持しており、この値および現制御周期における減少判
定回路２２の出力に応じて表１に示すように現制御周期
におけるパルス加減回路１７での制御用パルスの加・減
を決定する。

パルス加減回路１７および制御用パルス発生回路１９は
、ドライブ回路２０の出力信号りに同期してパルス信号
を出力する。

パルス加減回路１７の出力信号は、ＬＰＦｌｓにより積
分され電圧に変換される。ＶＣＭＭ１３には、ＡＦ’Ｃ
１ｉ、トリガ回路１２で信号処理された水平偏向信号と
、ＬＰＦ１８の出力信号が入力される。ＶＣＭＭ１３は
、トリガ回路１２の出力信号をトリガとして、トリガ信
号の立ち上りからＬＰＦｌ　Ｂの出力信号の電圧レベル
に応じたパルス幅の出力信号を発生しドライブトランジ
スタ１のベースに出力する。

ＶＣＭＭ１３は、パルス加減回路１７の出力電圧が増加
すると出力パルス幅を減少させ、逆に出力電圧が減少す
ると出力パルス幅が増加するよう構成しである。

表１を用いてパルス加減回路１７の動作を説明する。

現制御周期において、減少判定回路２２の出力がＨ”（
減少）を示した場合について考える。

■　前制御周Ｊ４Ａにおいてパルス加減回路１７で制御
用パルスの加算を行なった場合 この場合には１，１７４図に示す蓄積時間λｓｔ＃の最
少値オｓｍは更にパルス幅Ｗｐを減少させる方向にある
。したがって、パルス加減回路１７で基本パルスに制御
用パルスを加算し、ＶＣＣＭ１３の出力パルス１陽を減
少させる。

■　前制御周期においてパルス加減回路１７で制御用パ
ルスの減算を行なった場合。

この場合は■と逆に最少値ｉａｍは更にパルス幅Ｗｐを
増加させる方向にある。したがっ９て、制御用パルスの
減算を行ないパルス幅を増力０させる。

次に現制御周期において、減少判定回路２２の出力が”
Ｌ”（増加）を示した場合を考え谷この場合には、前制
御周期で行なったパルス幅Ｗｐの増・減と逆方向に最少
値−ｔｓｍ　　が存在するので、現制御周期では前制御
周期で行なった制御用パルスの加減算の逆を行なう。

上記のようにパルス加減回路１７での制御用パルスの力
Ｕ、減を制御すれは、蓄積時間χｓｔｙは最小値ｉａｍ
　の近傍に保持される。すなわち減少判定回路２２の出
力がＨｌＬの状態が交互に切替わるパルス幅に対応する
時間に保持される。

したがって、蓄積時間χＳｔｙと同じパルス幅で最小値
を示す下降時間ｉｆ　も常に最小値に保持される。

次に各構成要素の具体的構成を説明する。

矛６図に蓄積時間信号抜取回路１６の具体的回路を示す
。蓄積時間信号抜取回路１６は、Ｄ型りリップ７０ツブ
（以下Ｌ）ＦＦと略す）１６１とＤＦＦ１６１のセット
端子Ｃｐに接続されたインバータ１６２より成る。イン
バータ１５２は波形整形回路１４に接続され、矛９図Ｃ
に示す信号が入力される。ＤＦＦ１６１のリセット端子
Ｒは波形整形回路１５に接続され、矛９図りに示す信号
が入力される。ＤＦＰ１６１の出力信号はパルス加減回
路１７に出力される。ＤＦＦ’は矛９図Ｃパルスの立下
りでセットサれ、Ｄパルスの立上りでリセットされ１，
１７９図ＥＫ示す蓄積時間パルスが出力として得られる
。

矛７図に減少判定回路２２の具体的回路な示す。

減少判定回路２２は、Ｄ型フリップフロップ（ＤＦＦ）
２２１．波形発生回路２２２．サンプルホールド回路２
２３，２２４．ＡＮＤゲート２２５，２２６．コンパレ
ータ２２７．排他的論理和２２８より成る。

Ｄ　Ｆ　Ｆ　２２１は、ドライブパルス分周回路として
動作する。波形発生回路２２２は波形整形回路１４から
のＣパルスを基に％才９図Ｇに示す出力信号を発生する
。波形発生回路２２２は、トランジスタ７１，７２．抵
抗７５　、７４　。

７５．７６およびコンデンサ７７から成る。

減少判定回路２２の動作を説明する。

説明の都合上ドライブ波形整形パルスＣを上記Ｄ　Ｆ　
Ｆで分周した出力Ｆパルスが、′Ｌ″の水平周期を偶数
周期ｎ、同じ（″Ｈ″の期間を奇数周期ｎ＋１とする。

まず動作の概略を説明する。ＡＮＤゲート２２５はｎ周
期に”Ｌ”、ｎ＋１周期に′Ｈ″となり、ＡＮＤゲート
２２６は逆にｎ周期に″Ｈ″、ｎ＋１周期に”Ｌ”とな
る。サンプルボールド回路２２３．２２４には、波形発
生回路２２２からの矛９図Ｃｘｌ／Ｃ示す信号が大刀さ
れる。

サンプルホールド回路２２４は、ＡＮＤゲート２２６の
出力に応じ、ｎ周期における蓄積時間ＪＬｓｔｎｋｃ対
応するＧ信号の電圧Ｖｓｔｎをサンプルホールドする。

サンプルホールド回路２２３は、ＡＮＤゲート２２５の
出力に応じ、ｎ＋１周期における蓄積時間χＳ’ｌ’ｎ
＋１に対応するＧ信号のＶｓＴｎ＋１をサンプルホール
ドする。

サンプルホールド回路２２５．２２４に保持された蓄積
時間ｆｓＴｒｌ＋　２ｓＴｎ＋１はコンパレータ２２７
および、排他的論理和２２８で比較され、蓄積時間の増
減が判定される。

ＡＮＤゲート２２５．２２６とサンプルホールド回路２
２５．２２４の動作について説明する。偶数期間ｎにお
いては、ＡＮＤグー）２２５゜の■入力端には常に矛９
図Ｆに示すよ５にＩＩＬ″信号が加えられているため常
に出力がＬ”となる。したがってｎ期間においてはサン
プルホールド回路２２３は動作しない。一方ｎ期間にお
いてＡＮＤゲート２２６の■入力端には■入力端がＤ　
Ｆ　ｐｆ）Ｑ端子に接続されているため矛９図Ｆに示す
信号が反転され、常に＠Ｈ″信号が加えられている。そ
して、■入力端には矛９図Ｅに示す信号が加えられてい
る。したがっ玄ＡＮＤゲート２２６は蓄積時間パルスＥ
と同じ波形の信号を出力する。したかって、サンプルホ
ールド回路２２４は、蓄積時間パルスＥの立下がり時点
での入力信号Ｇをサンプルホールドする。ここでサンプ
ルホールド回路２２４の入力信号Ｇは、波形発生回路２
２２内のコンデンサ７７の電圧であり、この電圧は蓄積
時間パルスＥの立上がりからトランジスタ７１がオフし
抵抗７４，７５，７６、）ランジスタフ２より成る足電
流回路によりコンデンサ７７に蓄えられた′１荷が消費
され、矛９図Ｇに示すように＠線的に下降する。

ＡＮＤゲート２２６の出力はＥパルスの立下がりでＬ″
に転するので、この時の信ｆＧの電圧ＶｓＴｎがサンプ
ルホールド回路２２４にホールドされる。

次忙奇数期間ｎ＋１での動作について説明する。

Ｄ　Ｆ　Ｆ　２２１のＱ出力Ｆは、期間中宮に”Ｈ”を
示し、逆にＱ出力は常にＬ”を示す。

したがって、ＡＮＤゲート２２６は常にＩＬＬ”を出力
し、サンプルホールド回路２２４はｎ＋１期間にはサン
プリングを行なわない。

一方、ＡＮＤゲート２２５は、蓄積時間パルスＥと同じ
信号を出力し、サンプルホールド回路２２３はｎ期間に
おけるサンプルホールド回路２２４と同様の動作により
入力信号Ｇをサンプルホールドする。このときサンプル
ホールドされる電圧は、矛９図Ｇに示す電圧ＶｓＴｎ＋
１である。次にコンパレータ２２７と排他的論理和２２
８の動作について説明する。今、ｎ周期に対してｎ＋１
周期の蓄積時間の方が短い場合（！５ｒｎ）χｓＴｎ＋
１　　）はコンパレータ２２７の■入力（サンプルホー
ルド回路２２３の出力：ＶｌｌＴｎ＋１）に対し■入力
（サンプルホールド回路２２４の出カニ　ＶｓＴｎ　）
の方が低い値（ＶｓＴｎ＋１）ＶｓＴｎ　）となり、コ
ンパレータ２２７の出力ＨはＨ″となる。また、ｎ＋１
周期の排他的論理和２２８の■入力は”Ｌ’（Ｆパルス
が＠Ｈ″）のため減少判定回路２２の出カニは′Ｈ″と
なる。なお、上記と同様の蓄積期間の変化（任意の周期
に対して一周期前の蓄積期間が長い）で、上記例と周期
が偶数、奇数が逆の場合の、コンパレータ２２７の出力
”Ｈ”は、上記例とは逆の′Ｌ”となるが、減少判定回
路の出カニは、排他的論理和２２８の■入力が１Ｈ″の
ため上記例と同様″Ｈ″となる。すなわち、任意の周期
に対して、それ忙続く周期の蓄積期間が短かけれは、出
力信号工は、Ｅパルスの立下り時点（サンプリング終了
時点）からＦパルスが逆転するまでＨ″となる。一方、
任意の周期に対して、それに続く周期の蓄積期間が長け
れば、上記説明したと同様のアルゴリズムにより、出力
信号工は、上記と同様の期間１Ｌ″となる。

次に才５図に示すパルス幅変換回路２３の具体的構成を
説明する。パルス幅変換回路２６は、パルス加減回路１
７＃ローパスフイルタ（ＬＰＦ）　１ｓ　、制御用パル
ス発生回路１９より成る。

、１７８図にその具体的回路を示す。パルス加減回路１
７はＤＦＦｌ　７１　、ＡＮＤゲート１７２゜ＮＡＮＤ
グー　）　１７３、−、ｌｉ回路１７４　、　Ｎ。

Ｔゲート１７５．およびダイオード１７６゜１７７より
成る。

ＬＰＥｌＢは抵抗１８１，１８２．コンデンサ１８３よ
り成る。制御用パルス発生回路１９は、単安定マルチバ
イブレータ１９１で構成する。

ＤＦＦ１７１は、１制御周期前の制御用パルスの加減の
情報を記憶している。

ｎ周期時点で制御用パルスを加算して、パルス幅を減少
させた結果減少判定回路２２がｎ＋１周期時点で−ｔｓ
Ｔｎ）４ｓＴｎ＋１と判定した場合について考える。

一１ｓＴｎ）１８Ｔｎ＋１なので一致回路１７４の入カ
パルスエはＨ′′となる。このときｎ時点で制御用パル
スを増加しているのでＤＦＦ１７１のＱ出力はＨ′′と
なっている。したがってＤＦＦ１７１のＤ入力端には′
Ｈ″の信号が大刀すレル。Ｄ　Ｆ　Ｆ　１７１　ｆ）　
Ｃｐ　９１４子１＜ｋＬ、ＮＯＴゲート１７５で反転さ
れたＤパルスが入力されている。ＤＦＦ１７１はＤパル
スの立下がり時点でのＤ入力端の値、すなわち′Ｈ″を
保持する。ＡＮＤゲート１７２にはＤＦＦ１７１のＱ出
力と単安定マルチバイブレータ１９１の出力が入力され
ている。したがってＡＮＤゲート１７２は、制御用パル
スＫが＠　ＨＩＴとなる期間だけ”Ｈ″となる。すると
制御用パルスＫが６Ｈ”の期間だけダイオード１７６が
導通し、制御用パルスにのパルス幅に応じた電荷がコン
デンサ１８３にチャージされる。すなわち制御用パルス
１回分の電荷が増加し、出力端１８４の電位が上昇する
。

次にｎ周期時点で制御用パルスを加算してパルス幅を減
少させたにもかかわらず、減少判定回路２２がχ５Ｔｎ
（ｉｓＴｎ＋１　と判定した場合について考える。

７ｔｓｔｎ（、ｔｓＴｎ＋１なので一致回路１７４０入
カハルスエはＩＩＬ″レベルとなる。このトキｎ時点で
制御用パルスを増加しているので１）ＦＦ１７１のＱ出
力はレベル１“Ｈ”となっている。

したがって一致回路１７４の出力はＬ”となり、ＤＦ’
Ｆ１７１はｎ＋１期間中′″Ｌ”を保持する。ＡＮＤゲ
ート１７２の入力にはＤ　Ｆ’　Ｆ１７１のＱ出力より
常に″Ｌ″レベル信号が入力されるため、ＡＮＤゲート
１７２は常に＠Ｌ”レベル信号を出力する。ＤＦＦ１７
１のＱ出力は逆に＠ｌＨ”レベルとなり、ＮＡＮＤゲー
ト１７５は、単安定マルチバイブレータからの制御用パ
ルスＫがレベル″Ｈ″の期間だけレベル″’Ｌ”となる
。ダイオード１７７は、この期間だけ導通し、制御用パ
ルスにのパルス幅に応じた電荷がコンデンサ１８３より
引き抜かれる。

すなわち制御用パルス１回分の電荷が減少し、出力端１
８４の電位が下降する。

またｎ周期において、Ｊパルスが′Ｌ”レベルの場合も
上記と同様のアルゴリズムにより信号■がＨ”レベルで
あればコンデンサのディスチャージ、信号工が″Ｌ″レ
ベルであれば同チャージされる。すなわち、信号Ｉの状
態が変らなげればＪパルスの状態もかわらず、信号■の
状態が変わればＪパルスの状態は以前の逆の状態に移る
事になる。最後に上記説明した回路の出力電圧（ＬＰＦ
の出力）によりパルス幅を可変するＶＣＭＭ１３につい
℃説明する。ｖＣＭＭ　１ｓ　ノ例ｉｋ７１０　図に示
ス。ＶＣＭＭ１３の動作を説明する。トランジスタ１６
４はトリガ回路１２により水平周期に一度トリガされる
トリガ信号はコンデンサ１３１．抵抗１３２゜１３２°
で微分され、トリガ信号の立上りエッチで上記トランジ
スタ１６４を導通させ瞬時にコンデンサ１６７をＶｃｃ
　　４で光電する。その後、コンデンサ１６７の電荷は
、トランジスタ１ｓ　４：抵抗１５５　、１３３°、１
３５からなる足電流回路により引き抜かれ、コンデンサ
の端子電圧は直線的に下降する。コンパレータ１３８の
出力Ｎは、上記トリガ信号の立上りでＨ”レベルとなり
、コンパレータの■入力の電圧が同■入力の電圧（−ｃ
ｏｎｔｒｏ、：先に述べたＬＰＦ’の出力を、抵抗１３
９，１３６，１５６”で分割した電圧）より低くなった
時点で′Ｌ”レベルとなる。すなわちＶＣＭＭは、’ｃ
ｏｎｔｒｏｚ　　を圧に対し出力パルス幅は１，１′７
９図に示す特性を有する事になる。

上記説明した実施例において、ノクルスの極性。

サンプリング用信号の極性、減少判定出力の極性などを
、限定して述べたが、動作の原理が異ならなければ、い
ずれの極性で動作させてもさしつかえない。さらに、上
記説明でＬＰＦの時定数は説明の都合上、−水平周期に
比べ十分小さい値を用いた。また本発明ドライブ制御回
路の安定状態が、ＬＰＬのコンデンサ１８３の充放電の
（り返す状態である事を先に述べたが、１、ＰＦの時定
数な一水平周期より十分長い適当な値に選ぶ事により、
充放電のくり返しによる糸の不安定さは、全（認められ
ない。

本発明のドライブ制御回路を用いることによって温度上
昇等により、蓄積時間、ドライブ条件が異なっても常に
出力トランジスタの下降期間、蓄積期間が、最少となる
如く駆動でき、損失の低減がはかれ、熱暴走防止に効果
かあり、信頼性向上に非常に有用であり、高速スイッチ
ング回路に適する。

【図面の簡単な説明】

第１図は従来技術のドライブ制御回路を用いた水平偏向
回路の回路図、第２図は第１図の回路の谷部の信号波形
を示す波形図、第３図は第１図の回路のトランスの磁気
特性を変えた場合の波形図、矛４図はドライブパルスの
パルス幅と被ドライブトランジスタの蓄積時間および下
降時間の関係を示す特性図、矛５図は本発明の実施例を
示す構成図、矛６図は本発明の実施例に用いた蓄積時間
信号抜取回路の具体的構成は矛７図は本発明の実施例に
用いた減少判定回路の具体的構成図、矛８図は本発明の
実施例に用いたパルス加減回路およびＬＰＦおよび制御
用パルス発生回路の具体的構成図、矛９図は矛５図の回
路の各部の信号波形を示す波形図、第１０図は本発明の
実施例に用いたＶＣＭＭの具体的回路図、第１１図は第
１０図に示すＶＣＭＭの出力特性図である。 符号の説明 １・・・スイッチングトランジスタ、４・・・トランス
、５・・・被ドライブトランジスタ、１３・・・電圧制
＃屋モノマルチバイブレータ（ＶＣＭＭＣ１１４，１５
・・・波形整形回路、１６・・・蓄積時間信号抜取回路
、１７・・・パルス加減回路、１日・・・ローパスフィ
ルタ、１９・・・制御用パルス発生回路、２０・・・ド
ライブ回路、２１・・・蓄積時間検出回路、２２・・・
減少判定回路、２３・・・パルス幅変換回路、１６１．
１７１，２２１・・・Ｄ型フリツプフロツープ、２２２
・・・波形発生回路、２２３．２２４・・第１副 第３図 第４図 第５図 オフ図 オとＭ オｑＭ

Claims (1)

1. 【特許請求の範囲】 １、被ドライブトランジスタのベースに二次コイルを接
   続されるトランスを有し、該トランスの一次コイルに加
   えられたパルス信号に応じて被ドライブトランジスタを
   駆動するトランジスタドライブ回路において、被ドライ
   ブトランジスタの蓄積時間を検出する蓄積時間検出手段
   と、該蓄積時間検出手段により検出された蓄積時間の増
   減を判定する判定手段と、該判定手段の出力信号に応じ
   て該トランスの一次コイルに加えるパルス信号のパルス
   幅を変えるパルス幅変換手段を有することを特徴とする
   トランジスタドライブ回路。 ２、特許請求の範囲第１項において、該蓄積時間検出手
   段は、被ドライブトランジスタの出力信号の立ち上りと
   該トランスの一次コイルに加えるパルス信号の立ち下り
   の時間差を検出するものであることを特徴とするトラン
   ジスタドライブ回路。 ３、特許請求の範囲第１項において、該蓄積時間検出手
   段は、被ドライブトランジスタのベース電流の極性反転
   を検出するベース電流検出手段と、被ドライブトランジ
   スタの出力信号の立ち上りを検出する信号検出手段と、
   該ベース電流検出手段と該信号検出手段に接続され該ベ
   ース電流の極性反転から該被ドライブトランジスタの出
   力信号の立ち上りまでの時間に応じた出力信号を出力す
   る信号抜取手段を有することを特徴とするトランジスタ
   ドライブ回路。 ４、特許請求の範囲第１項ないし第３項において、該判
   定手段は、該蓄積時間検出手段の出力信号を保持する第
   １のサンプルホールド手段と、該蓄積時間検出手段の出
   力信号を次のサンプリング期間に渡って保持する第２の
   サンプルホールド手段と、該第１のサンプルホールド手
   段と該第２のサンプルホールド手段の出力信号の大小を
   比較する比較手段を有することを特徴とするトランジス
   タドライブ回路。