JPS6124330A - アツプダウンカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野〕 この発明は、クロック信号に同期して動作するアラ、プ
ダウンカウンタに係り、特に多ビット構成にした場合の
素子数の増加を押さえるようにした改良に関する。

［発明の技術的背景〕 第７図は、従来のアップダウンカウンタの構成を示す回
路図である。このカウンタは４ビット構成のものであり
、１個のＤ形フリップフロップ１．３個のＪＫフリップ
フロップ２ないし４およびこれらＪＫフリップ７０ツブ
に対するＪＫ入り信号を形成するための、それぞれ２個
のアンドゲート１１．１２と１個のオアゲート１３とか
ら構成された論理回路５ないし７等で構成されている。

上記り形フリップフロップ１およびＪＫフリップフロッ
プ２ないし４の各同期信号入力端には同期用のクロック
信号ＧＫが並列に供給されるようになっている。さらに
Ｄ形フリップフロップ１は、Ｑ信号出力端とデータ入力
端とが短絡されてパイナリヵウン゛りを構成し、Ｑ出力
信号Ｑａがこのカウンタの最下位ヒラ１−すなわちＯビ
ット目の出力信号にされている。ＪＫフリップ７０ツブ
２ないし４は各ＪＫ信号入力端に上記３個の論理回路５
ないし７のうち対応するものの出力信号が供給されるよ
うになっており、これらフリップ７０ツブ２ないし４の
Ｑ出力信号Ｑｓ　、Ｑ２　、Ｑ３がこのカウンタの１ビ
ット目から３ビット目の出力信号にされている。上記論
理回路５内のアンドゲート１１には上記り形フリップ７
０ツブ１のＱ出力信号Ｑｏとアップダウンモード信号Ｕ
／Ｄとが並列に供給され、同じく論理回路５内のもう一
つのアンドゲート１２には信号Ｈａと信号Ｕ　、／Ｄの
反転信号とが並列に供給され、この両アンドゲート１１
．１２の出力信号がオアゲート１３に並列に供給されて
いる。そしてこのオアゲート１３の出力信号が１ビット
目のＪＫフリップ７０ツブ２にＪＫ入力信号として供給
されている。上記論理回路６内のアンドゲート１１には
上記ＪＫフリップ７０ツブ２のＱ出力信号Ｑ１、Ｄ形フ
リップフロップ１のＱ出力信号Ｑ１１およびアップダウ
ンモード信号Ｕ　／　Ｄとが並列に供給され、同じく論
理回路６内のもう−っのアンドゲート１２には信号Ｈ１
、信号Ｏｎおよび信号ＣＩ／Ｄの反転信号とが並列に供
給され、この両アンドゲート１１．１２の出力信号がオ
アゲート１３に並列に供給されている。そしてこのオア
ゲート１３の出力信号が２ビット目のＪＫフリップ７０
ツブ２にＪＫ入力信号として供給されている。上記論理
回路７内のアンドゲート１１には上記ＪＫフリッラフロ
ツプ３のＱ出力信号Ｑ２、上記ＪＫフリップフロップ２
のＱ出力信号Ｑｓ　、Ｄ形フリップフロップ１のＱ出力
信号Ｑｏおよびアップダウンモード信号Ｕ／Ｄとが並列
に供給され、同じく論理回路７内のもう一つのアンドゲ
ート１２には信号０２　、信号Ｑ１１信号ζ２および信
号Ｕ／Ｄの反転信号とが並列に供給され、この両アント
ゲ−１・１１．１２の出力信号がオアゲート１３に並列
に供給されている。

そしてこのオアゲート１３の出力信号が３ビット目のＪ
Ｋフリップ７０ツブ４にＪＫ入力信号として供給されて
いる。

［背景技術の問題点］ このような従来のカウンタにおいて、ＪＫフリップフロ
ップ２．３．４の入力信号を形成する論理回路５．６．
７では、上位ビットになるにつれ、アンドゲート１１．
１２の入力端子が１本づつ順次増加している。このため
、多ビット構成のカウンタを構成すればする程、フリッ
プフロップの入力信号を形成する論理回路の素子数が多
くなり、ビット数の増加に伴い全体の素子数が指数関数
的に多くなっていくという欠点がある。ちなみに、第７
図のようなカウンタを０ＭＯ８構成で実現する場合、カ
ウンタのビット数をｍとしたときに全体の素子数Ｍは次
式で表わされる。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は多ビット構成にした場合であっても素
子数が異常に多くならず、従来に比べて比較的少ない素
子数で構成することができるアップダウンカウンタを提
供することにある。

［発明の概要］ この発明によるアップダウンカウンタでは、バイナリカ
ウンタでクロック信号を２分周することにより最下位ビ
ットである第１ビット目のカウント出力信号を得て、入
力信号が一方論理レベル状態のときに上記クロック信号
に同期してｎ個のフリップフロップで出力信号のレベル
を反転させて第１ビット目ないし第０ビット目のカウン
ト出力信号を得て、さらに上記バイナリカウンタおよび
ｎ個のフリップフロップの各相互間にはｎ段の各論理回
路を設け、初段の論理回路には上記バイナリカウンタの
カウント出力信号とアップダウンモード信号を供給し、
これらの信号から上位ビットの上記フリップフロップに
対する入力信号を形成し、初段を除く各段のものには前
段のものの途中の信号と対応する下位ビットのフリップ
フロップの出力信号とを供給し、これらの信号から対応
する上位ビットの７リツプフ６ツプに対する入力信号を
形成するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係るアップダウンカウンタの概略的
な構成を示すブロック図である。図において２０は、バ
イナリカウンタ２１およびｎ個のフリップ７０ツブ２２
からなるカウント回路である。バイナリカウンタ２１は
クロック信号ＧＫを２分周して最下位ビットすなわち０
ビット目のカウント信＠Ｑｏを出力する。ｎ個の各フリ
ップフロップ２２は、ｎ個の論理回路２３のうち対応す
るものの出力信号がルベルにされているとき、クロック
信号ＣＫに同期して出力信号を反転することにより、１
ビット目ないしｎビット目のカウント信号Ｑ１ないしＯ
ｎを出力する。

上記ｎ個の各論理回路２３は上記カウント回路２０内の
バイナリカウンタ２１およびフリップフロップ２２の各
相互間に挿入されており、初段のものにはアップダウン
モード信号Ｕ／Ｄと上記バイナリカウンタ２１からのカ
ウント出力信号とが供給されており、その最終信号が１
ビット目の７リツプフロツブ２２にＪＫ入力信号として
供給されているとともに、途中の信号が次段の論理回路
２３に供給されている。またこれ以降の論理回路２３て
は、対応する下位ビットのフリップフロップ２２からの
出力信号および前段の論理回路２３の途中の信号が供給
され、最終信号を対応する上位ビットのフリップフロッ
プ２２にＪＫ入力信号として供給するとともに途中の信
号を次段の論理回路２３に供給する。

第２図は上記第１図のアップダウンカウンタの具体的構
成を示す回路図であり、第７図に示す従来回路と同様に
４ビットの場合の例である。前記バイナリカウンタ２１
としてはＤ型フリップフロップが用いられている。この
バイナリカウンタ２１はｄ出力端とデータ入力端とが短
絡されており、Ｑ出力信号Ｑｏがこのカウンタの最下位
ビットすなわちＯビット目の出力信号にされている。前
記ラリツブフロップ２２としてはＪＫ型のものが２２１
ないし２２３の３個用いられており、これらフリップフ
ロップ２２１ないし２２３のＱ出力信号Ｑ１ないしＱ３
がこのカウンタの１ビット目ないし３ビット目の出力信
号にされている。

前記論理回路２３も２３１ないし２３３の３個が設けら
れており、初段の論理回路２３１（よノアゲート３１、
ナンドゲート３３．３３およびインバータ３４から構成
され、これ以外の論理回路２３２．２３３　＆よノアゲ
ート３１、ナンドゲート３３．３３およびインバータ３
４゜３５からそれぞれ構成されている。

初段の論理回路２３１では、バイナリカウンタ２１の口
出力信号ごＯとアップダウンモード信号Ｕ／Ｄとがノア
ゲート３１に並列に供給されている。またノアゲート３
１と同様に、信号００と信号Ｕ７／Ｄとがナンドゲ−１
−３２にも並列に供給されている。

上記ノアゲート３１の出力信号（まインノ＼−夕３４を
ｆ’１してナンドゲート３３に供給され、上記ナンドゲ
ート３２の出力信号はこのナンドゲート３３に直接に供
給されている。そしてこのナンドゲート３３の出力信号
が前記最終信号として１ビット目のフリップフロップ２
２１にＪＫ入力信号として供給され、インバータ３４お
よびナンドゲート３２の各出力信号がこの論理回路２３
１の前記途中の信号として次段の論理回路２３２に供給
されている。

次段の論理回路２３２では、１ビット目のフリップ７０
ツブ２２１の負出力信号ご１および論理回路２３１内の
インバータ３４の出力信号がノアゲート３１に並列に供
給されている。また上記信号ｄ１および論理回路２３．
内のナンドゲート３２の出力信号がインバータ３５を介
してナンドゲート３２に並列に供給されている。上記ノ
アゲート３１の出力信号はインバータ３４を介してナン
ドゲート３３に供給され、上記ナンドゲート３２の出力
信号はこのナンドゲート３３に直接に供給されている。

そしてこのナンドゲート３３の出力信号が前記最終信号
として２ビット目のフリップフロップ２２２にＪＫ入力
信号として供給され、インバータ３４およびナンドゲー
ト３２の各出力信号がこの論理回路２３２の前記途中の
信号として次段の論理回路２３３に供給されている。

次段の論理回路２３３では、２ビット目のフリップフロ
ップ２２２の口出力信号こ２および論理回路２３２内の
インバータ３４の出力信号がノアゲート３１に並列に供
給されている。また上記信＠口２および論理回路２３２
内のナンドゲート３２の出力信号がインバータ３５を介
してナンドゲート３２に並列に供給されている。上記ノ
アゲート３１の出力信号はインバータ３４を介してナン
ドゲート３３に供ｉされ、。

上記ナンドゲート３２の出力信号はこのナンドゲート３
３に直接に供給されている。そしてこのナンドゲ−１−
３３の出力信号が前記最終信号として３ビット目のフリ
ップフロップ２２３にＪＫ入力信号として供給されてい
る。

次に上記のような構成の回路の動作を説明する。

こ′の回路はアップダウンモード信号Ｕ／Ｄを０レベル
にすることによりアップカウンタとして働き、これとは
反対に信号Ｕ／Ｄをルベルにすることによりダウンカウ
ンタとして働く。

まず、アップカウント動作を第３図のタイミングチャー
トを用いて説明する。バイナリカウンタ２１はクロック
信号ＧＫを順次２分周するので、そのカウント出力信号
Ｑｎは第３図に示すようにＯＫの２倍の周期を持つ信号
となる。またアップダウンモード信号Ｕ／ＤがＯレベル
にされて°いると、初段の論理回路２３１ではナンドゲ
ート３２の出力信号がバイナリカウンタ２１の出力信号
にかかわらず常にルベルのままにされる。一方、ノアゲ
ート３１はバイナリカウンタ２１の出力信号ＱＯを反転
するインバータとして作用し、インバータ３４はさらに
その出力信号を反転してナンドゲート３３に供給する。

ここで上記ナンドゲート３２の出力信号がルベルにされ
ているので、ナンドゲート３３はインバータ３４の出力
信号を反転する単なるインバータとして作用する。した
がって、この初段の論理回路２３１から１ビット目のフ
リップフロップ２２２に供給されるＪＫ入力信号は、信
号０Ｄの逆相信号すなわち信号Ｑａと同相の信号となる
。１ビット目のフリップフロップ２２１は上記論理回路
２３１からの出力信号がルベルにされているとき、クロ
ック信号ＧＫの立ち上がりに同期してその出力信号Ｑ１
、Ｑｌのレベルを反転する。初期状態のときにこのフリ
ップ７０ツブ２２１の出力信号Ｑ１がＯレベル、Ｑｌが
ルベルにそれぞれされていれば、出力信号Ｑ１は第３図
に示すように信号Ｑｎの立ち下がりに同期して変イヒし
、シｈＸもノ＼イナｌノカウンタ２１の出力信号ＱＯの
２倍の周期を持つ信号となる。

さらに次段の論理回路２３２にお（Ｘで、ナンドゲート
３２にはインバータ３５を介して、Ｏレベルになってい
る初段の論理回路２３１内のナンドゲート３２の出力信
号が供給されて（Ｘる。このため、この論理回路２３２
でも、ナンドゲート３２の出力信号（まフリップ７０ツ
ブ２２．の出カイ言号に力Ｘｆ）１わらず常にルベルの
ままにされる。一方、ノアゲー１−３０よフリップフロ
ップ２２１の出力信号０１を反転するインバータとして
作用し、インバータ３４【ヨさらにその出力信号を反転
してナンドゲート３３に供給する。ここで上記ナンドゲ
ート３２の出力信号がルベルにされているので、ナンド
ゲート３３＆よインノー−夕３４の出力信号を反転する
単なるイン１＜−タとして作用する。したがって、この
論理回路２３２力１ら２ビット目のフリップフロップ２
２２に供給されるＪＫ入力信号は、信号Ｑ１の逆相信号
すなわち信号Ｑ１と同相の信号となる。２ビット目のフ
リップフロップ２２２は上記論理回路２３２からの出力
信号がルベルにされているとき、クロック信号Ｃ，にの
立ち上がりに同期してその出力信号Ｑ２、Ｑ２のレベル
を反転する。初期状態のときにこのフリップ７０ツブ２
２２の出力信号Ｑ２がＯルベル、Ｑ２がルベルにそれぞ
れされていれば、出力信号Ｑ２は第３図に示すように信
号Ｑ工の立ち下がりに同期して変化し、しかもバイナリ
カウンタ２１の出力信号Ｏｎの４倍の周期を持つ信号と
なる。

もう一つの論理回路２３３において、ナンドゲート３２
にはインバータ３５を介して、０レベルになっている論
理回路２３２内のナンドゲート３２の出力信号が供給さ
れている。このため、この論理回路２３３ではナンドゲ
ート３２の出力信号がフリップ７０ツブ２２２の出力信
号にかかわらず常にルベルのままにされる。一方、ノア
ゲート３１はフリップフロップ２２２の出力信号Ｑ２を
反転するインバータとして作用し、インバータ３４はさ
らにその出力信号を反転してナンドゲート３３に供給す
る。ここで上記ナンドゲート３２の出力信号がルベルに
されているので、ナンドゲート３３はインバτり３４の
出力信号を反転する単なるインバータとして作用する。

したがって、この論理回路２３３から３ビット目のフリ
ップフロップ２２日に供給されるＪＫ入力信号は、信号
口２の逆相信号すなわち信号Ｑ２と同相の信号となる。

３ビット目のフリップフロップ２２３は上記論理回路２
３３からの出力信号がルベルにされているとき、クロッ
ク信号ＯＫの立ち上がりに同期してその出力信号ＱＢ　
、Ｑ３のレベルを反転する。初期状態のときにこのフリ
ップフロップ２２３の出力信号Ｑ３が０レベル、ｄ３が
ルベルにそれぞれされていれば、出力信号Ｑ３は第３図
に示すように信号Ｑ２の立ち下がりに同期して変化し、
しかもバイナリカウンタ２１の出力信号Ｑａの８倍の周
期を持つ信号となる。このように信号Ｕ／ＤがＯレベル
にされているときに、このカウンタはアップカウンタと
して動作し、そのカウント数は第３図に示すように１．
２．３・・・と順次増加していく。

次にダウンカラン１−動作を第４図のタイミングチャー
トを用いて説明する。このときもバイナリカウンタ２１
はクロック信号ＣＫを順次２分周するので、そのカウン
ト出力信号Ｑ１１は第４図に示すようにＧＫの２倍の周
期を持つ信号となる。またアップダウンモード信号Ｕ／
Ｄがルベルにされていると、初段の論理回路２３１では
ノアゲート３１の出力信号がバイナリカウンタ２１の出
力信号にかかわらず常に０レベルのままにされる。した
がって、インバータ３４の出り信号は常にルベルのまま
にされる。一方、ナンドゲート３２はバイナリカウンタ
２１の出力信号Ｑｏを反転するインバータとして作用す
る。ここで上記インバータ３４の出力信号がルベルにさ
れているので、ナンドゲート３３はナンドゲート３２の
出力信号を反転する単なるインバータとして作用する。

したがって、この初段の論理回路２３１から１ビット目
のノリツブフロップ２２２に供給されるＪＫ入力信号は
、信号口Ωと同相の信号となる。１ビット目のフリップ
フロップ２２１は入力信号すなわち上記論理回路２３１
からの出力信号がルベルにされているとき、クロツり信
号ＧＫの立ち上がりに同期してその出力信号Ｑ１．Ｇｉ
ｔのレベルを反転する。初期状態のときにこのフリップ
フロップ２２１の出力信号ＱｌがＯレベル、Φ１がルベ
ルにそれぞれされていれば、出力信号Ｑ１は第４図に示
すように信号Ｑｏの立ち上がりに同期して変化し、しか
もバイナリカウンタ２１の出力信号Ｑａの２倍の周期を
持つ信号となる。

さらに次段の論理回路２３２において、ノアゲート３１
にはルベルになっている初段の論理回路　２２３１内の
インバータ３４の出力信号が供給されている。このため
、この論理回路２３２ではノアゲート３１の出力信号が
フリップ７０ツブ２２１の出力信号にかかわらず常に０
レベルのままにされ、これに続くインバータ３４の出力
信号は常にルベルのままにされる。一方、ナンドゲート
３２はフリップ７０ツブ２２１の出力信号口１を反転す
るインバータとして作用する。ここで上記インバータ３
４の出力信号がルベルにされているので、ナンドゲート
３３はナンドゲート３２の出力信号を反転する単なるイ
ンバータとして作用する。したがって、この論理回路２
３２から２ビット目のフリップフロップ２２２に供給さ
れるＪＫ入力信号は、信号Ｈｓと同相の信号となる。２
ビット目のフリップフロップ２２２は入力信号すなわち
上記論理回路２３２からの出力信号がルベルにされてい
るとき、クロック信号ＣＫの立ち上がりに同期してその
出力信号Ｑ２　、Ｗ２のレベルを反転する。初期状態の
ときにこのフリップフロップ２２２の出力信号Ｑ２がＯ
レベル、０２がルベルにそれぞれされていれば、出力信
号Ｑ２は第４図に示すように信号Ｑ１の立ち上がりに同
期して変化し、しかもバイナリカウンタ２１の出り信号
Ｑｏの４倍の周期を持つ信号となる。

また論理回路２３３において、ノアゲート３１にはルベ
ルになっている前段の論理回路２３２内のインバータ３
４の出力信号が供給されている。このため、この論理回
路２３３ではノアゲート３１の出力信号がフリップ７０
ツブ２２２の出力信号にかかわらず常にＯレベルのまま
にされ、これに続くインバータ３４の出力信号は常にル
ベルのままにされる。

一方、ナンドゲート３２はフリップフロップ２２２の出
力信号０２を反転するインバータとして作用する。ここ
で上記インバータ３４の出力信号がルベルにされている
ので、ナンドゲート３３はナンドゲート３２の出力信号
を反転する単なるインバータとして作用する。したがっ
て、この論理回路２３３から３ビット目のフリップフロ
ップ２２３に供給されるＪＫ入力信号は、信号０２と同
相の信号となる。

３ビット目のフリップフロップ２２３は入力信号すなわ
ち上記論理回路２３：ｌからの出力信号がルベルにされ
ているとき、クロック信＠ＣＫの立ち上がりに同期して
その出力信号Ｑ３１．Ｑ３のレベルを反転する。初期状
態のときにこのフリップ７０ツブ２２３の出力信号Ｑ３
が０レベル、ｄ３がルベルにそれぞれされていれば、出
力信号Ｑ３は第４図に示すように信号Ｑ２の立ち上がり
に同期して変化し、しかもバイナリカウンタ２１の出力
信号Ｑｏの８倍の周期を持つ信号となる。このように信
号Ｕ／Ｄがルベルにされているときにこのカウンタはダ
ウンカウンタとして動作し、そのカウント数は第４図に
示ずように１５．１４．１３・・・と順次域・少しでい
く。

ところで、このように構成されているアップダウンカウ
ンタにおいて、各ＪＫフリップ７０ツブ２２に入力信号
を供給する各論理回路２３では、ビットの位置に関゛係
なくノアゲート３１とナンドゲ−１−３２の入力端子は
常に２本づつである。゛このため、多ビット構成のカウ
ンタを構成しても素子数が増加する割合いは従来よりも
小さくなる。ここでこのカウンタを０ＭＯ８構成で実現
する場合、ビット数をｍとしたときに全体の素子数Ｍは
次式で表わされる。

Ｍ＝Σ　（７０＋４８（ｍ−２））　　　・・−２ｍ工
ま たとえば、ｍの数を４とした場合、前記第１式で与えら
れる従来回路の素子数は１６４個、この発明によるもの
では１６６１１となりこの発明の方が従来よりもわずか
に多くなる。ところが、ｍを６にした場合には従来回路
が２１６個、この発明によるものが２６２１１１となり
、この発明のものの方がわずかではあるが素子数を少な
くすることができる。

ざらにｍを１０にした場合には従来に比べてこの発明の
ものの方が１００素子近く少なくすることができる。こ
のようにこの発明の力？ンタでは、ビット数ｍを多くし
た場合にその効果を十分に高めることができる。

第５図はビット数ｍと素子数Ｍとの関係を示す曲線図で
ある。図において破線は従来回路のものであり、実線は
この発明のものである。ビット数ｍが４以下では素子数
Ｍにあまり差はないが、４以上になると従来回路では素
子数が指数関数的に増加し、この発明回路のものとの差
が大きくなることがわかる。

第６図は前記第１図の７ツプダウンカウンタの具体的構
成を示す他の回路図であり、第２図の場合と同様にビッ
ト数が４ビットの場合の例である。

この回路が前記第２図のものと異なるところは、各論理
回路２３をアンドゲート４１、オアゲート４２および４
３とインバータ４４で構成するようにしたものである。

初段の論理回路２３１では、バイナリカウンタ２１のＱ
出力信号Ｑａとアップダウンモード信号Ｕ／Ｄとがアン
ドゲート４１に並列に供給され、同様に信号Ｑｏと信号
Ｌｌ／Ｄとがオアゲート４２に並列に供給されている。

アンドゲート４１の出力信号はオアゲート４３に直接に
供給され、オアゲート４２の出力信号はインバータ４４
を介して上記オアゲート４３に供給されている。そして
このオアゲート４３の出力信号がＪＫ入り信号として１
ビット目のフリップ７０ツブ２２１に供給され、アンド
ゲート４１およびオアゲート４２の出力信号が途中の信
号として次段の論理回路２３２に供給されている。また
次段の論理回路２３２では、フリップフロップ２２１の
Ｑ出力信号Ｑｓと初段の論理回路２３１内のアンドゲー
ト４１の出力信号とがアンドゲート４１に並列に供給さ
れ、同様に信号Ｑｓと初段の論理回路２３１内のオアゲ
ートト４２の出力信号とがオアゲート４２に並列に供給
され、アンドゲート４１の出力信−号はオアゲート４３
に直接に供給され、オアゲート４２の出力信号はインバ
ータ４４を介して上記オアゲート４３に供給されている
。そしてこのオアゲート４３の出力信号がＪＫ入力信号
として２ビット目のフリップ７０ツブ２２２に供給され
、アンドゲート４１およびオアゲート４２の出力信号が
途中の信号として次段の論理回路２３３に供給されてい
る。さらにもう一つの論理回路２３３も論理回路２３２
と同様に構成されている。

このような構成のカウンタにおいて、アップダウンモー
ド信号Ｌｌ／Ｄがルベルにされているとき、各論理回路
２３ではオアゲート４２の出力信号が常時ルベルにされ
る。このため、バイナリカウンタ２１あるいは下位ビッ
ト側のフリップフロップ２２の各Ｑ出力信号が各論理回
路２３を介し、そのままのレベル状態で４上位側のフリ
ップフロップ２２に入力信号として供給される。したが
ってこのとき、このカウンタはアップカウンタとして動
作する。

他方、アップダウンモード信号Ｕ／Ｄが０レベルにされ
ているとき、各論理回路２３ではアンドゲート４１の出
力信号が常時Ｏレベルにされる。このため、バイナリカ
ウンタ２１あるいは下位ビット側のフリップ７０ツブ２
２の各Ｑ出力信号は、各論理回路２３でレベルが反転さ
れて上位側のフリップ７０゜ツブ２２に入力信号として
供給される。このためこのとき、このカウンタはダウン
カウンタとして動作する。

このカウンタの場合にも、各ＪＫフリップフロップ２２
に入力信号を供給する各論理回路２３では、ヒツトの位
置に関係なくアンドゲート４１とオアゲート４２の入力
端子は常に２本づつである。このため、多ヒツト構成の
カウンタを構成しても素子数が増加する割合いは従来よ
りも小さくすることができる。

なお、この発明は上記した実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもない。た
とえば、上記実施例ではカウンタのビット数が４ピツト
の場合について説明したが、これは４ビット以上のカウ
ンタを構成するようにしてもよいことはもちろんである
。

［発明の効果］ 以上説明したようにこの発明によれば、パイナリカウン
タでクロック信号を２分周することにより最下位ヒラ１
〜である第０ビット目のカウント出力信号を得て、入力
信号が一方論理レベル状態のときに上記クロック信号に
同期してｎｇのフリップフロップで出力信号のレベルを
反転させて第１ビット目ないし第０ビット目のカウント
出力信号を得て、さらに上記バイナリカウンタおよびｎ
個の７リツプフロツブの各相互間にはｎ段の各論理回路
を設け、初段の論理回路には上記バイナリカウンタのカ
ウント出力信号とアップダウンモード信号を供給し、こ
れらの信号から上位ビットの上記フリップ７０ツブに対
する入力信号を形成し、初段を除く各段のものには前段
のものの途中の信号と対応する下位ビットのフリップフ
ロップの出力信号とを供給し、これらの信号から対応す
る上位ビットのフリップフロップに対する入力信号を形
成するようにしたので、多ビット構成にした場合であっ
ても素子数が異常に多くならず、従来に比べて比較的少
ない素子数で構成することができるアップダウンカウン
タを提供することができる。

【図面の簡単な説明】

第１図はこの発明にかかるアップダウンカウンタの概略
的な構成を示すブロック図、第２図は上記第１図回路の
一興体回路を示す回路図、第３図および第４図はそれぞ
れ第２図回路の動作を説明するためのタイミングチャー
ト、第５図は上記実施例回路を説明するための曲線図、
第６図は上記第１図回路の他の具体回路を示す回路図、
第７図は従来回路の回路図である。 ２１・・・バイナリカウンタ、２２・・・フリップ７０
ツブ、２３・・・論理回路、３１・・・ノアゲート、３
２．３３・・・ナンドゲート３４．３５．４４−・・イ
ンバータ、４１・・・アシドゲート、４２．４３・・・
オアゲート。 出願人代理人　弁理士　鈴江武彦 第３図 第６図 第７図

Claims (3)

【特許請求の範囲】
1. （１）クロック信号を分周して最下位ビットである第０
   ビット目のカウント出力信号を得るバイナリカウンタと
   、入力信号が一方論理レベル状態のときに上記クロック
   信号に同期して出力信号のレベルを反転させて第１ビッ
   ト目ないし第ｎビット目のカウント出力信号を得るｎ個
   のフリップフロップと、上記バイナリカウンタおよびｎ
   個のフリップフロップの各相互間に設けられ、初段のも
   のには上記バイナリカウンタのカウント出力信号とアッ
   プダウンモード信号が供給され、これらの信号から上位
   １ビットの上記フリップフロップに対する入力信号を形
   成し、初段を除く各段のものには前段のものの途中の信
   号と下位１ビットのフリップフロップのカウント出力信
   号とが供給され、これらの信号から上位ビットのフリッ
   プフロップに対する入力信号を形成するｎ段の論理回路
   とを具備したことを特徴とするアップダウンカウンタ。
2. （２）前記論理回路のうち初段のものは前記バイナリカ
   ウンタのカウント出力信号とアップダウンモード信号と
   がそれぞれ供給される第１のアンドゲートおよび第１の
   オアゲートと、上記第１のアンドゲートの出力信号およ
   び上記第１のオアゲートの出力信号が奇数個の信号反転
   回路を介して供給され、上位ビットのフリップフロップ
   に対する入力信号を形成する第２のオアゲートとから構
   成され、初段を除く各論理回路が下位ビットのフリップ
   フロップのカウント出力信号と前段のものの第１のアン
   ドゲートおよび第１のオアゲートの出力信号がそれぞれ
   供給される第１のアンドゲートおよび第１のオアゲート
   と、上記第１のアンドゲートの出力信号および上記第１
   のオアゲートの出力信号が奇数個の信号反転回路を介し
   て供給され、上位ビットのフリップフロップに対する入
   力信号を形成する第２のオアゲートとから構成されてい
   る特許請求の範囲第１項に記載のアップダウンカウンタ
   。
3. （３）前記論理回路のうち初段のものは前記バイナリカ
   ウンタのカウント出力信号とアップダウンモード信号と
   がそれぞれ供給される第１のナンドゲートおよび第１の
   ノアゲートと、上記第１のナンドゲートの出力信号およ
   び上記第１のノアゲートの出力信号が奇数個の信号反転
   回路を介して供給され、上位ビットのフリップフロップ
   に対する入力信号を形成する第２のナンドゲートとから
   構成され、初段を除く各論理回路が下位ビットのフリッ
   プフロップのカウント出力信号それぞれと前段のものの
   第１のナンドゲートの出力信号が信号反転回路を介して
   、第１のノアゲートの出力信号が供給される第１のナン
   ドゲートおよび第１のノアゲートと、上記第１のナンド
   ゲートの出力信号および上記第１のノアゲートの出力信
   号が奇数個の信号反転回路を介して供給され、上位ビッ
   トのフリップフロップに対する入力信号を形成する第２
   のナンドゲートとから構成されている特許請求の範囲第
   １項に記載のアップダウンカウンタ。