JPH0215493A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ１発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｅｌ、ＴＭＡセル・アレイ（第１図） Ｅ２．ビット・メモリ・セル（第２図）Ｅ３．ＴＭＡ　
（第３図） Ｅ４．ＭＴＭＡ装置（第４図） Ｅ５．読取り動作 Ｅ６．書込み動作（第５図） Ｆ、発明の効果 Ａ、産業上の利用分野 本発明は交さする方向の複数のメモリ・セル、即ち行方
向のメモリ・セル又は列方向のメモリ・セルを等しく高
速にアクセスできるアクセス方向転換可能なメモリ・ア
ーキテクチュア（ＴＭＡ）に関する。このアーキテクチ
ュアはアクセス装置、ワード線及びビット線の直交配線
によって与えられ、これによって各方向のデータの独立
したランダム・アクセス能力が与えられる。ＴＭＡセル
はわずか２つのアクセス装置によって具体化される。

Ｂ、従来技術 特定のセルをアクセスするためのワード線、及び特定の
セルを読取るためのビット線とともに、メモリ・セルの
マトリックス・アレイを使用することはこの分野で一般
に知られている。

さらに具体的には、米国特許第４２８７５７５号は各メ
モリ・セルがわずか２つのアクセス装置を有し、セルが
ただ１次元構造で配列されているメモリ・セル構造を開
示している。

米国特許第４４４７８９１号は２本の相補的な垂直ワー
ド線（アドレス線）及び２本の相補的な水平ビット線（
データ線）を有する、ビット・メモリ・セルのプレイを
開示している。２つの相補的な水平ビット線（データ線
）はゲート素子を介して相補的な入力−出力ノードに接
続されていて、このゲート素子が垂直ワード線によって
制御されている。これらのワード線及びビット線は夫々
平行であり、記憶されたデータは単一の次元でしかアク
セスできない。

米国特許第３６９３１６９号は３次元メモリ・システム
を開示している。このシステムではすべてのメモリ位置
が選択的にアクセス可能である。

このシステムは２つの線で、交点にあるメモリ素子の各
ゲートを開き、第３の線で情報信号を転送している。

米国特許第４４９４２３１号は、平行な書込み線と直交
する平行な読取り線を有する、時分割交換システムのた
めのメモリ・モジュールを開示している。

米国特許第４３６８５２８号はアドレス・バス（ワード
線）がマトリックスのメモリ・セルの行に接続され、他
方データ・バス（ビット線）がメモリ・セルの列に接続
された、メモリ・セルのマトリックスを開示している。

アドレス・バスは水平方向に互に平行に走り、他方デー
タ・バスは垂直方向に互に平行に走っていて、１次元だ
けでデータのアクセスを与えている。

マトリックス・メモリ・モジュールは又、１９８２年７
月刊のコンピュータ・グラフィックス（Ｃｏｍｐｕｔｅ
ｒ　Ｇｒａｐｌｔｉｃｓ）第１６巻、第３号、第３５６
−３６２頁のり、Ｓ、フエラン（Ｗｈｅｌａｎ）による
論文「長方形エリア・フィル表示システム・アーキテク
チュア（”Ａ　ｒｅｃｔａｎｇｕｌａｒ　Ａｒｅａ　Ｆ
ｉｌｌｉｎｇＤｉｓｐｌａｙ　Ｓｙｓｔｅｍ　Ａｒｃｈ
ｉｔｅｃｔｕｒｅ″）」にも開示されている。この論文
は直交アドレス能力に向けられているが、１次元だけの
読出しを行って、表示システムのための高速長方形エリ
ア・フィル機能を与えている。このモジュールは行及び
列選択によってゲートされる直列な２つのアクセス装置
を有する。このモジュールは行及び列が選択される時に
のみ単一対のビット線によって読取りもしくは書込みが
なされている。

米国特許第３７８１８２８号は２本のワード線を有する
メモリ・セルを開示しているが、データを単一対のビッ
ト線上に読出すためには両方のワード線が選択されなけ
ればならない。その目的はデコーダ及びアレイの電力の
消費を減少するための選択能力を与えることにある。２
つのワード線はセルに、ＡＮＤ機能を与えるように接続
されている。この特許は１次元だけの読出しを行う単一
対のビット線が開示されている。

米国特許第３６３４２３６号は垂直及び水平読取り手段
を有するＲＡＭアレイの水平、垂直及び斜方向アクセス
方法を開示している。しかしながら任意の１個のセル中
のデータの読出しには斜のワード線と水平もしくは垂直
ワード線が選択されることが必要である。この特許はブ
ロックをなすデータを対象とするが、より大きなアレイ
内の選択されたブロックからの読出しはできない。アレ
イの各セルは６個のアクセス装置、３本のワード線及び
４本のビット線を有する。この特許にはＲＡＭアレイ内
のデータ・ブロックへの交さアドレッシング能力（アク
セス方向転換機能）の説明はない。

米国特許第３６３８２０４号は６個のアクセス装置、４
本のビット線及び３本のワード線を有するセルを開示し
ているが、３本のワード線のうち２木が選択された時に
のみ直交アクセス及び読出しが可能である。

米国特許第３４９０００７号は４個のアクセス装置、３
本のワード線、１対のビット線及びセンス線を有し、一
般に知られている連想メモリ機能を与えるセルを開示し
ている。通常の１次元読出し兼書込み経路が一本のワー
ド線を使用して２つのアクセス装置を通常のように２重
レール・ビット線上にゲートしている。２つの残りのア
クセス装置、２本のワード線及び１本のセンス線は、ビ
ット線と直交してアレイ中に延びるビット・スライスを
アレイの外部のある入力ビットと比較して妥当性をチエ
ツクするものである。従って各セルには２つのアクセス
装置を共に一本のセンス線上にゲートするための真数及
び捕数のワード線がある。この特許に説明されている読
取り及び書込み動作は１次元経路によってのみ行われ、
センス能力は直交経路によってのみ与えられる。

米国特許第４５４１０７５号はアレイの外部の行バッフ
ァ・レジスタを使用して、行全体に非同期的にアクセス
（読取り、書込み）ができる、標準のＤＲＡＭへの第２
のポートを開示している。

２つの出力ポートが与えられているが、第２のポート上
のデータは第１のポート上のデータと同じ次元から得ら
れている。

米国特許第３８００２８９号はアドレス・レベルの処理
によって達成れる多次元アクセス能力を開示している。

このメモリ・アレイは単一のアドレス選択入力及び単一
の出力経路を有する。この特許はセル／アレイのレベル
で具体化された直交アドレス能力を開示していない。

上述のすべての従来技術は、２次元もしくはそれ以上の
次元で、ランダムなデータに等しく高速にアクセスでき
るメモリ・システムを開示していない。

Ｃ８発明が解決しようとする問題点 本発明の目的は、少なくとも２次元のうちのどちらから
でも、セルのアレイ中のビット・メモリセルもしくはビ
ット・メモリ・セル群の読取りを与えることにある。

本発明に従えば、次元毎に１ビット当り１本のワード線
、１本のビット線及び１個のアクセス装置だけを使用し
て多次元の読取りが与えられる。

本発明に従えば、次元アドレスを変更するだけで、デー
タ・ユニットの交さアクセスが与えられる。

本発明に従えば、多くのセルのアレイを１つのＴＭＡ装
置中に統合することによってデータ経路に大きな融通性
が与えられる。

本発明に従えば、最小のサイクル時間で、単一のデータ
方向からデータ・ユニットもしくはデータ・ユニットの
群（データ・ブロック）を書込む方法が与えられる。

Ｄ０問題点を解決するための手段 本発明はメモリ・アクセス・システムのための交さアク
セス・メモリ・アーキテクチュア装置を与える。この装
置はｎ行×ｍ列のビット・メモリ・セルのマトリックス
・アレイより成る。次元Ｉのワード線がアレイ中のビッ
ト・メモリ・セルの行をアクセスするために与えられて
いる。各次元Ｉのワード線がメモリ・セルの対応する行
に接続されている。次元ＩＩのワード線はアレイ中のメ
モリ・セルの列をアクセスするのに使用される。

次元ＩＩのワード線は各々アレイ中のメモリ・セルの列
の対応する１つに接続されている。次元Ｉのワード線は
次元ＩＩのワード線と直交しており、アレイ中の各セル
は次元Ｉのワード線の対応する１本及び次元ＩＩのワー
ド線の対応する１本に接続されている。さらに次元ＩＩ
のビット線がマトリックス・アレイの対応する行中のビ
ット・メモリ・セルの状態を検出するのに使用される。

次元ＩＩのビット線の各々はアレイ中のセルの行の対応
する１つに接続されている。次元Ｉのビット線がアレイ
の対応する列中のセルの状態を検出するのに使用される
。次元■のビット線の各々はアレイの列の対応する１つ
に接続されている。次元■のビット線は次元ＩＩのビッ
ト線と直交し、アレイ中の各ビット・メモリ・セルは次
元ＩＩのビット線の対応する１つ及び次元Ｉのビット線
の対応する１つに接続されている。メモリ・セルのうち
選択されたセルの状態は、このセルに接続された次元■
のワード線の１本もしくは次元ＩＩのワード線の１本に
よって選択されたセルをアクセスすること、選択された
セルに接続された次元ＩＩのビット線もしくは該セルに
接続された次元Ｉのビット線のいずれかの上の電圧を読
取ることによって２つの直交する方向のどちらからでも
検出できる。アレイ中の各セルは単一の次元Ｉのワード
線、単一の次元ＩＩのワード線、単一の次元Ｉのビット
線及び単一の次元ＩＩのビット線に接続されていること
に特に注意されたい。多数のｅット線が一方もしくは両
方の次元で選択でき、一方もしくは両方のデータの方向
で１つのワード線に沿う多くのセルからデータ・ユニッ
トを与えることができる。

さらに、本発明は相互に直交する方向でデータをアクセ
スすることによって装置に記憶されたデータを読取るた
めの多重ＴＭＡ　（ＭＴＭＡ）装置を与える。この装置
では装置から同時に２以上のデータ・ユニットが読取ら
れ、装置に同時に２以上のデータ・ユニットを書込むこ
とができる。この装置はＮ行、Ｍ列の複数のＴＭＡセル
・アレイのマトリックスより成る。各ｉ番目のアレイは
ビット・メモリ・セルのｎｉ　Ｘｍｌアレイを有する。

各ＴＭＡセル・アレイは関連する次元Ｉのワード線デコ
ーダ、次元ＩＩのワード線デコーダ、次元ＩＩのビット
線デコーダ及び次元■のビット線デコーダを有する。

Ｅ、実施例 Ｅｌ、ＴＭＡセル・アレイ 第１図には、ｎ行、ｍ列のビット・メモリ・セルのマト
リックス・アレイ５０が示されている。

この図ではｎ＝ｍ＝６であるが、適切な整数でよくｎ≠
ｍでもよい。各ビット・メモリ・セル２０は１対のワー
ド線（ＷＬ）及び１対のビット線（ＢＬ）に接続されて
いる。ワード線の各対は次元Ｉのワード線（ＷＬＩ）及
び次元ＩＩのワード線（ＷＬｎ）より成り、次元Ｉのワ
ード線は次元ＩＩのワード線と直交している。各ビット
・メモリ・セル２０は又、１対のビット線に接続されて
いる。

各対のビット線は次元ＩＩのビット線（ＢＬＩＰ）及び
次元Ｉのビット線（ＢＬＩ）を有し、次元Ｉのビット線
は次元ＩＩのビット線と直交している。各次元Ｉのワー
ド線はアレイ中のビット・メモリ・セルの対応する行に
接続されている。各次元■のワード線はアレイ中のビッ
ト・メモリ・セルの対応する行のアクセスに使用される
。同じく、各次元ＩＩのワード線はアレイ中のビット・
メモリ・セルの対応する列に接続されていて、アレイ中
のビット・メモリ・セルの対応する列にアクセスするの
に使用される。他方、ビット線はアレイ中の対応するビ
ット・メモリ・セルの状態を検出するのに使用される。

ビット線（次元Ｔもしくは■）は又対応するワード線（
次元Ｉもしくは■）によってアクセスされたセルに状態
を書込むのに使用される。次元Ｉのワード線の場合と同
じく、各次元ＩＩのビット線はアレイ中のビット・メモ
リ・セルの行の対応する１つに接続されている。同じく
、各次元■のビット線はアレイ中のビット・メモリ・セ
ルの列のうち対応する１つに接続されている。

第１図には又、水平方向即ち次元■のデータ方向に延在
する６本の次元Ｉのワード線ＷＬＩ−１乃至ＷＬＩ−６
が示されている。さらに第１図には垂直即ち次元ＩＩの
データの方向に延在する６本の次元ＩＩのワード線ＷＬ
ＩＩ−１乃至ＷＬＩＩ−６が示されている。又第１図に
は水平方向の次元Ｉのデータ方向及び垂直方向である次
元ＩＩのデータ方向が矢印で示されている。各次元のた
めの対応ビット線も第１図に示され、ＢＬＩ−１乃至Ｂ
ＬＩ−６が垂直方向に延在し、ＢＬｎ−１乃至ＢＬＩＩ
−６が水平方向に延在している。

Ｅ２．　ビット・メモリ・セル 第２図には本発明の好ましい実施例に使用されるビット
・メモリ・セル２０が示されている。ビット・メモリ・
セル（ＴＭＡセルとも呼ばれる）は装置Ｔ１、Ｔ２、Ｔ
３及びＴ４を有するＣＭＯＳラッチ２５を有する。メモ
リ・セルは又２つのＮＭＯＳアクセス装置ＴＡＩ及びＴ
Ａ２を有する。

しかしながら、アクセス装置はＰＭＯ３装置でもよく、
ラッチもダイナミック・メモリ型負荷もしくは抵抗型負
荷のいずれかを有するＰＭＯＳラッチもしくはＮＭＯＳ
ラッチでよい。第２図には夫々アクセス装置ＴＡＩ及び
ＴＡ２に接続された次元■及び次元ＩＩのワード線が示
されている。具体的には、例として、次元■のワード線
ＷＬＩ−１及び次元ＩＩのワード４％ＷＬｎ−３が示さ
れている。

この具体的なワード線及びビット線は第１図に示したビ
ット・メモリ・セルのマトリックス・アレイの第１の行
及び第３列にあるビット・メモリ・セルに対応する。

読取り及び書込みの説明では、用語「ワード線」及び「
ビット線」は通常の意味で使用される。

ワード線が選択されると、セルの状態がビット線へ読出
されるか、ビット線の状態がセルに書込まれる。たとえ
ば、次元Ｉのワード線が選択されると、ノード１の状態
が、次元Ｉのビット線の電圧レベルを変化させる。同じ
セルもしくは他のセルの次元ＩＩのワード線が同時に選
択できて、ノード２の状態が次元ＩＩのビット線の電圧
レベルを変化させる。

しかしながら、任意の１つのセルに書込むためには、ワ
ード線及びビット線の両方が同時にもしくは順次に駆動
される必要がある。ビット・メモリ・セルの読取りのた
めの車端手順及び書込みのための両端手順について以下
に説明する。

通常のＲＡＭの場合と同じように、同一のワード線に関
連するいくつかのセル（１つのデータ・ユニット）の状
態がいくつかのビット線を選択することによって同時に
読取られる。多くの応用では、多数のビットより成るデ
ータ・ユニットの幅は広い方が好ましい。ＴＭＡ装置で
は一方もしくは両方の次元からのデータ・ユニットが１
サイクルでアクセスできる。ＴＭＡセルの場合には、デ
ータ・ユニットを読取るサイクル時間は通常のＲＡＭの
サイクル時間と略等しい。さらに、ＴＭＡセル・アレイ
は通常のセルの面積と比べて面積がわずかに広くなるだ
けで、２次元のアクセス能力を与える。

Ｅ３．ＴＭＡ ＴＭＡもしくは多重ＴＭＡ　（ＭＴＭＡ）装置の好まし
い実施例を入力及び出力ポートとともに第３図に示す。

読取られたデータ・ユニットはデータ出力ポート３８を
介して出力され、書込まれるべきデータ・ユニットはデ
ータ入力ポート３７を介して入力される。データ・ユニ
ットは通常のようにチップ選択人力３９及び書込み許可
人力３４の下にワード・アドレス・ボート３１及びビッ
ト・アドレス・ポート３３によってＴＭＡアレイから選
択される。通常のメモリ・アドレス・アーキテクチュア
と異なり、追加のアドレス、即ち「次元アドレス」　（
入力ポート３５を介して受取られる）が、データ・ユニ
ットが選択されるべき、もしくはデータ・ユニットが書
込まれるべき次元を決定する。次の表はワード・アドレ
ス及びビット・アドレスを一定に保って、次元ビットを
スイッチすることによって生ずるデータ・ユニットの交
さ（アクセス方向の転換）を示している。たとえば特定
のアドレスと「１」の次元ビット状態で、表のデータ・
ブロックの第３行中にある、次元Ｉの３番目データ・ユ
ニット４２が読取られたものと仮定する。次にワード・
アドレス及びビット・アドレスを変更することなく次元
ビットを「０」状態にスイッチすると、表のデータ・ブ
ロックの第３の列である、次元ＩＩの第３のデータ・ユ
ニット（４３）が生ずる。通常のメモリ・アーキテクチ
ュアで同じ交さアクセスを試みると、ＴＭＡ装置の数サ
イクルを必要とし、代表的な場合必要とされるサイクル
数はデータ・ユニットの幅（表では８）に等しくなる。

次元■のデータ方向 Ｅ４．ＭＴＭＡ装置 多重ＴＭＡ装置の詳細なブロック図を第５Ａ図及び第５
Ｂ図に示す（第４図は第５Ａ図と第５Ｂ図の結合方法を
示している）。基本の単一アレイＴＭＡ装置３０（破線
のボックスで画定されている）はＴＭＡセルのアレイ５
０（第１図、第２図）、各次元のためのワード・デコー
ダ及びビット・デコーダ（５２，５４，５６，５８）、
アドレス・ボート３１．３３及び３５のための入力回路
５１．５３．５５、チップ選択ボート３９のための入力
回路５９、ボート３４及び３７のためのデータ入力回路
５７Ｉ、並びに出力ポート３８を駆動する出力回路５７
０より成る。再び第３図及び第５図（以下第５Ａ図、及
び第５Ｂ図を総称して第５図と呼ぶ）を参照すると、入
力回路５１．５３．５５．５７１及び５９は関連する入
力ポートの状態を検出し、バスを駆動して第５図中に示
したＭＴＭＡ装置内に信号を分配する。具体的には入力
回路５１は入力ポート３１へのワード・アドレス・ビッ
トの状態を検出し、このアドレス人力を対応するワード
線デコーダ５２及び５４に駆動する。同じく、入力回路
５３は入力ポート３３のビット・アドレスの状態を検出
して、このアドレス入力を次元■のビット線デコーダ５
８及び次元ＩＩのビット線デコーダ５６に駆動する。入
力回路５５は入力ポート３５の次元ビットの状態を検出
して増幅し、その出力によって対応次元Ｉもしくは次元
ＩＩのデコーダを活性化する。データ出力回路５７０は
対応するビット線デコーダからその入力に転送されて来
るデータの状態を増幅して、対応するデータ出力ボート
３８を駆動する。第３図及び第５図には又チップ選択入
力ポート３９が示されている。入力回路５９がボート３
９の状態を検出して、クロック信号のための駆動を与え
、すべての周辺回路は待機状態即ち予備充電状態から活
性化状態になり、データが読取られるか書込まれるよう
になる。第３図及び第５図は又書込み許可入力ポート３
４をを示している。ボート３４はデータ入力回路３４を
制御して、書込みの場合はビット線を介して、選択され
たセルにデータ入力の状態を強制書込みし、読取りの場
合にはビット線を介してセルの状態を検出できるように
する。

上述の機能には標準のＲＡＭの周辺回路及び論理回路が
使用できるので、これ等については詳細に説明しない。

第５図で、アドレス入力回路、デコーダ及びアレイを相
互接続する線は各次元について同じワード・アドレス及
びビット・アドレスが使用されることを示している。次
元ビットは、センスされ増幅されそしてビット線デコー
ダ及び出力回路を介して装置の出力に送られる次元もし
くはデータ入力回路（書込み許可入力を含む）の制御の
下に書込まれる次元を選択的に活性化するのに使用され
る。次元のアドレス入力はどの次元のビット線デコーダ
の出力がデータ出力回路に接続されるかを選択するだけ
である。この選択はクリティカル・パスでたまたま遅れ
ることがあるが、読取りアクセス時間にはほとんど影響
を与えない。しかしながら電力及びｄｉ／ｄｔ（電流の
増減）の節約はワード線デコーダ及びビット線デコーダ
中のセンス回路を選択的に活性化することによっても得
られる。後者の場合は、ビット線デコーダの出力は単に
ドツトＯＲするだけでよい。

ＭＴＭＡとも呼ばれる、ＴＭＡ装置の多重化アレイ３０
も第５図に示されている。多重アレイ設計は速度とデー
タ経路の融通性にとって好ましいものである。しかしな
がら電力と面積の節約がより重要な場合は、単一アレイ
型が好ましい。多重アレイの場合には、周辺回路の面積
は第５図に示したように、隣接アレイの境界にまたがっ
てデコーダ及び入力回路の一部を共用することによって
最小にできる。ＴＭＡセル・アレイのマトリックス（第
５図）は２（一般にＮ）行、２（一般にＭ列）をなして
いる。各（ｉ番目）のセル・アレイはｎｉ行、ｍ１列を
有するビット・メモリ・セルのアレイを有する。第５図
に示した場合には、ｉは整数１≦ｉ≦ＭＸＮの範囲内に
あり、ｉは特定のアレイを示している。ｎｉ及びｍ、は
第１番目のアレイ中の夫々行及び列の数を示している。

各ＴＭＡセル・アレイ５０は関連するワード行デコーダ
の対、即ち次元■のワード線デコーダ５２及び次元ＩＩ
のワード線デコーダ５４を有する。ｉ番目の、次元Ｉも
しくは次元ＩＩのワード線デコーダがｉ番目のセル・ア
レイに関連し、次元１のワード線デコーダがｎ４本の次
元■のワード線に、次元ＩＩのワード線デコーダがｍｉ
本の次元ＩＩのワード線に接続されている。各ｉ番目の
次元Ｉのワード線デコーダはｎ４本の次元Ｉのワード線
の集合から１本の、次元Ｉのワ・−ド線を選択して、そ
の選択された次元■のワード線上に高電圧もしくは低電
圧を与える。この選択された次元Ｉのワード線は次にｉ
番目のＴＭＡセル・アレイ中のビット・メモリ・セルの
対応する行をアクセスする。同様にして、各ｉ番目の次
元ＩＩのワード線デコーダはｍｉ本の、次元ＩＩのワー
ド線の集合のうちの１本を選択して、この選択された次
元ＩＩのワード線上に高電圧もしくは低電圧を与え、こ
の電圧がｉ番目のＴＭＡセル・アレイの対応する列をア
クセスするのに使用される。各ＴＭＡセル・アレイ５０
は又、１対のビット線デコーダ即ち次元■ビット線デコ
ーダ５６及び次元■のビット線デコーダ５８を有する。

ｉ番目の次元Ｉもしくは次元ＩＩのビット線デコーダが
ｉ番目のセル・アレイに関連し、次元Ｉのビット線デコ
ーダはｍｉ本のビット線に、次元ＩＩのビット線デコー
ダはｎ４本のビット線に接続されている。各ｉ番目の次
元Ｉのビット線デコーダはｍｉ本の、次元Ｉのビット線
のうち１本を選択するのに使用され、選択された次元Ｉ
のビット線はｉ番目のＴＭＡセル・アレイ中のセルの対
応する列中のメモリ・セルの状態を検出しもしくは確立
するに使用される。上述の説明で、その状態が検出もし
くは確立される実際のセルもしくはセルの群（データ・
ユニット）は夫々の行もしくは列中のどのセルが対応す
る次元ＩもしくはＩＩのワード線によってアクセスされ
たかに依存する。セルの状態の検出はセルの読取りに対
応し、他方セルの状態の確立はセル中のビットの書込み
に対応する。

第５図から、次元Ｉのワード及びビット線デコーダ５２
及び５８は次元ＩＩのワード及びビット線デコーダ５４
及び５６と直交して位置付けられていることが明らかで
ある。しかしながら他の応用によりよく適した他の例が
あることは明らかであろう。第３図及び第５図のブロッ
ク図はデータ入力ポート３７及びデータ出力ポート３８
に関して好ましい実施例を示している。他の実施例では
各次元毎に別個のデータ出力及びデータ入力ポートを持
つことができる。それはアレイが両次元から同時に読取
りもしくは書込みが可能なためである。

従来知られている制御入力の種々の態様のような他のＲ
ＡＭのオプションが、特定の応用のＴＭＡ装置の設計に
適用できる。

このＭＴＭＡ装置代替実施例は３次元以上でデータを高
速にアクセスできる。各プレイに専用デコーダとともに
専用データ入力バスを与えることによって１つのアレイ
に書込まれたデータを他のアレイに書込まれた同じデー
タに関してシフトできる。従ってもしｎ個のアレイが与
えられたものとすると、ＴＭＡアレイからの読取りアク
セスによって、２ｎ次元から同時に、２ｎ個のデータ・
ユニットの１つもしくはすべてが与えられる。

Ｅ５．読取り動作 各次元に独立した選択、セル・アクセス及びセンシング
装置が与えられると、１つの次元で１つのデータ・ユニ
ットを読取っている間に、次の次元で１つのデータ・ユ
ニットを読取ることができる。アクセス装置ＴＡＩ及び
ＴＡ２のどちらか一方がオンになっている時にセルはア
クセスされていると呼ばれる。いずれの次元からの読取
りの場合も、次のようなシングル・エンデイラドの読取
り手順が使用される。

（１）待機中は、すべてのワード線は低電圧状態にあり
、すべてのビット線は高電圧状態にある（ここで「高」
電圧状態とは応用の細部にも依存するが電源電圧ＶＤＤ
よりもかなり低くてもよい）。

（２）読取りアクセスに先立ち、ビット線に接続された
駆動装置がスイッチされて、駆動装置はセルのＯ状態に
よって与えられるよりも、はるかに高いインピーダンス
を有するようになる。たとえば０状態が読取られる場合
には、ビット線駆動装置がオフにされて、ビット線の大
きな容量が浮遊状態のままに残されるか、小さな負荷装
置がオンにされて、ビット線が浮遊するのが制限される
。

（３）アレイの外部のワード線デコーダ（次元Ｉもしく
は■）によって選択されたワード線が高電圧に駆動され
て、これによって関連するアクセス装置がオンにされる
。即ち高電圧がワード線デコーダによって選択されたワ
ード線上に与えられる。

（４）メモリ・ラッチの状態に依存してビット線は不変
（１状態）であるか、もしくは大地電圧に向って放電さ
れる。ビット線の状態が１状態もしくは０状態のどちら
に解釈されるかは、読取られている次元に依存する。次
元■の場合は、（ａ）１状態はラッチ装置Ｔ１のオフ及
びビット線の電圧が不変であることに対応する。

（ｂ）０状態はラッチ装置Ｔ１がオン及びビット線の電
圧が下ることに対応する。

次元ＩＩの場合は、 （ａ）１状態はラッチ装置Ｔ２のオン及びビット線の電
圧が下ることに対応する。

（ｂ）０状態はラッチ装置Ｔ２のオフ及びビット線の電
圧が不変なことに対応する。

（５）ビット線デコーダ（次元■もしくは■）は選択し
たビット線の状態（もしくはビット線の群の状態）を増
幅し、基準電圧と比較して、適切なビット状態をデータ
出力ビンにゲートするビット線センシング及びデコード
装置を有する。このデコーダは又上述のようにどのビッ
ト線が読取られるべきかを選択するのにも使用される。

基準電圧は多くの手段によって導かれるが、最も簡単な
方法はビット線の高電圧以下の閾値を選ぶことである。

基準電圧発生装置及びセンス増幅器の詳細な設計も又応
用の細部に依存するので、次に説明する。標準のＭＯＳ
　　ＳＲＡＭ及びＤＲＡＭ回路技術が容易に使用できる
（他のアレイ選択及びセンシング装置の場合も同じであ
る）。しかしながら、基準電圧の設計はＤＲＡＭの場合
における程クリティカルでない。それはＤＲＡＭは電荷
移動の読出しによってビット線に小さなチャージ電圧を
与えるが、ＴＭＡセルは連続的な続出し電流を与えるか
らである。

Ｅ６．書込み動作 任意のＳＲＡＭセルにおいて、ラッチされたメモリ装置
の状態をスイッチングするには高電圧のメモリノードの
電圧を下げる必要がある。ラッチはアクセス装置（第２
図のＴＡＩもしくはＴＡ２）によって低電圧のノードの
電圧を上げることによってはスイッチできない。それは
安定な読取りを与えるために、ラッチ装置（Ｔｌもしく
はＴ２）よりも小さな電流を流せるようにＲＡＭのラッ
チ装置を設計しなくてはならないからである。

従って、ＴＭＡセルではセルへの書込みを保証するため
に、任意の１つのセルに接続された両ワード線を選択す
る必要があるが、両ワード線を同時に選択する必要はな
い。通常のスタチックＲＡＭの場合と同じように、安定
な書込みには、アクセス装置（ＴＡＩもしくはＴＡ２）
の寸法は負荷装置（Ｔ３もしくはＴ４）よりも低い、オ
ン時の抵抗を有し、内部セルのノード（ノード１もしく
は２）が低電圧状態に強制できるように設計される必要
がある。

１つのＴＭＡセルへの書込みは簡単であり、前に説明し
た方法と両立する。即ち両次元のワード線が高電圧状態
にされ、各次元のビット線は書込まれる状態に依存して
高電圧もしくは低電圧に保持される。書込みが想定され
ていないセルの撹乱を防止するために、−時に１つのセ
ルだけが同時に両次元から書込まれる。従って通常の方
法によって２ビツト以上のデータ・ユニットを書込むた
めには、多くのサイクルが必要である。たとえば、８ビ
ツト幅のデータ・ユニットの書込みには、書込まれつつ
あるデータ方向の次元ではワード線の１サイクルを必要
とし、他の次元では８ワード線で８サイクルを必要とす
る。もし各次元にデータ入力ポートが与えられている時
は、同じ８サイクルが８×８ビツトのデータ・ブロック
の書込みに使用できる（この値は通常の１次元ＲＡＭ中
にこのデータ・ブロックを書込むのに必要なサイクル数
と同じである）。しかしながら第３図の好ましい実施例
の場合のように１次元だけのためのデータが供給される
場合には、他の次元にデータを記憶するためにはアレイ
の外部のラッチ及び追加のサイクルが必要である。この
場合に、ｎｘｎのデータ・ブロックを書込むために必要
なサイクルの数は２ｎ−１であり、８×８ビツトのデー
タ・ブロックの例では１５である。

しかしながら、新らしい書込み方法を使用すると、好ま
しい実施例ではデータ・ユニットを構成するビット数に
かかわりなく、１データ・ユニットは１サイクルで、Ｘ
個のデータ・ユニットはＸサイクルで書込まれる。従っ
て、このモードではＴＭＡ装置の好ましい実施例の書込
み時間は通常のＲＡＭと略同じである。好ましい実施例
の重要な特徴は単一のデータ入力ポート（換言すると、
１次元だけのデータ）及びＣＭＯ３ＴＭＡセル（もしく
はこのサイクル時間の条件を満すに十分強いプル・アッ
プ（電圧上昇）装置を有する任意の他の型のセル）であ
る。手順を要約すると、データ入力が供給されない次元
によってアクセスされない側のすべての内部ノードをデ
ィスチャージすることによってデータ・ユニットが先ず
プリセットされる。次にプリセットされたブロック中の
各データ・ユニットが、各データ・ユニット当り１サイ
クルで、データ入力の状態に従って書込まれる。

具体的例として、第１図及び第６図を参照して、データ
・ユニットが２ビツトの場合を仮定する（２ビツトは説
明の便利さだけのものであり、実際の応用ではより大き
なデータ・ユニットが好ましい）。又この書込みの場合
、ワード・ビット及び次元アドレスとしてＷＬＩ−１、
ＢＬＩ−１及びＢＬ　１−２を仮定する。換言すると、
第１図の最初の行の最初の２つのセルが次元Ｉのデータ
方向に書込まれるものとする。又書込み許可入力制御ビ
ットは２つのワードが相継いで書込まれることを示して
いると仮定する。サイクルの始まりでアレイをプリセッ
トするために、ＷＬＩ［−１及びＷＬＩＩ−２に同時に
パルスが与えられ、この時ＢＬｍ−１及びＢＬＩＩ−２
は共に低電圧に保持される。この動作によって選択され
たデータ・ブロック中のすべての、４つのセルは、次元
Ｉのデータ方向でアクセスされるべき側（ノードｌ）の
電圧が高くなる（プリセット動作中、選択されないビッ
ト線の電圧はすべて高く、選択されたワード線上の他の
セルの撹乱が防止される）。次に、ＷＬｌ−１に高電圧
のパルスが与えられ、この時ＢＬ１−１はデータ入力が
１であるかＯであるかによって高もしくは低電圧に保持
される。第２のサイクルで、ＷＬＩ−２にパルスが与え
られ、ＢＬＩ−２がデータ入力の１．０に従って高もし
くは低電圧に保持される。好ましい実施例として、デー
タ・ブロックの深さを決める書込み許可制御もしくはハ
ード結線が与えられるでいるものと仮定すると、第２の
データ・ユニットを書込むには他のプリセットを必要と
しない。上述のパルス・シーケンスは第６図の波形で示
されている。

プリセット時間はデータ・ブロック中に書込まれる少な
くとも第１のデータ・ユニットのための書込みサイクル
時間を延している。しかしながら、プリセット時間は書
込まれているデータ方向にっいて、データ入力状態をセ
ンスし、データ入力バスを駆動するための時間と重畳す
ることができる。

プリセット時間は書込まれつつあるデータ方向のビット
線のプリチャージに必要な時間とも重畳できる。プリセ
ットのためのワード線のパルスは、書込みのためのワー
ド線のパルスと一部重畳できるが、それには書込まれた
セルの状態を保持できるほど十分高い電圧に内部のセル
のノードがチャージできるように十分両ワード線のため
の非重畳時間が長くなければならない。第６図はこの場
合を示している。

ＣＭＯ３型が一般のＳＲＡＭ市場で好まれているのと同
じ理由で、ＴＭＡセルにでもＣＭＯ３型が好ましい。Ｃ
ＭＯ５ＴＭＡセルに書込むための本発明の新らしいモー
ドは、書込みがもっばら行われる応用の場合に、ＴＭＡ
によって与えられる利点を大いに高める。従って本発明
のＴＭＡ装置は、標準の１次元ＲＡＭと比較して読取り
もしくは書込み速度がわずかに遅くなるだけで、データ
の交さ方向からのアクセスを与える。

Ｆ１発明の効果 本発明に従えば、少なくとも２次元のうちのどちらから
でも、セルのアレイ中のビット・メモリ・セルもしくは
ビット・メモリ・セル群の読取りを行なうことができる
。

【図面の簡単な説明】

第１図は本発明のＴＭＡ装置、即ちＴＭＡセル・アレイ
の概略図である。 第２図は本発明に使用されるビット・メモリ・セル（Ｔ
ＭＡセル）の概略図である。 第３図はＴＭＡもしくはＭＴＭＡ装置の概略図である。 第４図は第５Ａ図及び第５Ｂ図の結合方法を示した図で
ある。 第５Ａ図及び第５Ｂ図は第４図のように結合された時に
、デコーダ、入力及び出力回路を含む、ＭＴＭＡ装置を
示すブロック図である。 第６図はＴＭＡセル・アレイへの書込み方法を示したタ
イミング図である。 ２０・・・ＴＭＡセル、２５・・・ラッチ、３０・・・
ＭＴＭＡ装置、５０・・・ＴＭＡセル・アレイ、５１・
・・ワード・アドレス入力回路、５２・・・次元■のワ
ード線デコーダ、５３・・・ビット・アドレス入力回路
、５４・・・次元ＩＩのワード線デコーダ、５５・・・
次元入力回路、５６・・・次元ＩＩのビット線デコーダ
、５７■・・・データ入力回路、５７０・・・データ出
力回路、５８・・・次元Ｉのビット線デコーダ。 （タト１でＳ） ビットメモリセル２゜ 第２図 アドレスザート

Claims (1)

1. 【特許請求の範囲】 （ａ）ｎ行、ｍ列のビット・メモリ・セルを有するｎ×
   ｍマトリックス・アレイと、 （ｂ）上記アレイ中のセル行をアクセスするために各セ
   ル行に接続された複数の次元Ｉのワード線と、（ｃ）上
   記アレイ中のセル列をアクセスするために上記次元Ｉの
   ワード線と直交して各列に接続された複数の次元IIのワ
   ード線と、 （ｄ）上記アレイ中のセル行のセルの状態を検出するた
   めに各行に接続された複数の次元IIのビット線と、 （ｅ）上記アレイ中のセル列のセルの状態を検出するた
   めに、上記次元IIのビット線と直交して各列に接続され
   た複数の次元 I のビット線とを有し、各セルは単一の
   次元 I のワード線、単一の次元IIのワード線、単一の
   次元 I のビット線及び単一の次元IIのビット線に接続
   されており、上記次元 I のワード線のうちの１つを選
   択して、上記次元IIのビット線の状態を読取るか、又は
   上記次元IIのワード線のうちの１つを選択して、上記次
   元 I のビット線の状態を読取ることによつて、２つの
   直交する方向のいずれの方向からでもメモリ・セルの状
   態を検出できることを特徴とするメモリ装置。