JPS63227060A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63227060A JPS63227060A JP5998087A JP5998087A JPS63227060A JP S63227060 A JPS63227060 A JP S63227060A JP 5998087 A JP5998087 A JP 5998087A JP 5998087 A JP5998087 A JP 5998087A JP S63227060 A JPS63227060 A JP S63227060A
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- silicide
- silicide layer
- gate electrode
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
シリサイド／多結晶シリコン電極（ポリサイド電極）の
形成において、５ｉＯｚ ／シリサイド／多結晶シリコ
ンの３層構造にすることによって、次工程でのイオン注
入、リアクティブ・イオン・エツチング（ＲＩＥ）など
のダメージを緩和し、シリサイドの損傷、剥離を防止す
る。
形成において、５ｉＯｚ ／シリサイド／多結晶シリコ
ンの３層構造にすることによって、次工程でのイオン注
入、リアクティブ・イオン・エツチング（ＲＩＥ）など
のダメージを緩和し、シリサイドの損傷、剥離を防止す
る。
本発明は半導体装置の製造方法、特に、ＳｉＯ２／シリ
サイド／ポリシリコンの３層構造の電極の形成方法に関
する。
サイド／ポリシリコンの３層構造の電極の形成方法に関
する。
第２図の断面図に示されるトランジスタは知られたもの
であり、同図において、１１は半導体基板（シリコン基
板）、１２はフィールド酸化膜、１３はゲート酸化膜、
１４はポリシリコン層、１５はシリサイド層、１６はサ
イドウオール５ｉ０２（側壁５ｉ０２）、１７と１８は
ソース領域とドレイン領域、１９は眉間絶縁膜（例えば
ＰＳＧ膜）、２０は電極（例えばＡｊｌ電極） 、２１
はパッシベーション膜であり、ポリシリコン層１４とシ
リサイドＪｔｉ１５の２層構造でゲート電極を構成する
。
であり、同図において、１１は半導体基板（シリコン基
板）、１２はフィールド酸化膜、１３はゲート酸化膜、
１４はポリシリコン層、１５はシリサイド層、１６はサ
イドウオール５ｉ０２（側壁５ｉ０２）、１７と１８は
ソース領域とドレイン領域、１９は眉間絶縁膜（例えば
ＰＳＧ膜）、２０は電極（例えばＡｊｌ電極） 、２１
はパッシベーション膜であり、ポリシリコン層１４とシ
リサイドＪｔｉ１５の２層構造でゲート電極を構成する
。
ゲート電極をシリサイド／ポリシリコンの２層構造にす
る理由は、シリサイドを用いることにより電極のシート
抵抗が１／１０程度に減少され、ゲート電極の低抵抗化
に有利だからである。
る理由は、シリサイドを用いることにより電極のシート
抵抗が１／１０程度に減少され、ゲート電極の低抵抗化
に有利だからである。
上記した構造のトランジスタの製造においては、ゲート
電極を形成した後に全面に化学気相成長法（ＣＶＤ ）
法で全面に５ｉ０２を堆積し、次いでＲ［によってＳｉ
Ｏ２をエツチング（異方性エツチング）すると、平坦部
の５ｉＯｚがエツチングされても電極のサイドウオール
には５ｉ０２が残ってサイドウオール５ｉ０２１６を残
す。サイドウオール５ｉ０２１６はスペーサの役割を果
して次に形成するソース領域、ドレイン領域の微細化、
従ってトランジスタの微細化に有効である。次いで、ゲ
ート電極とサイドウオール５ｉＯｚをマスクにして、自
己整合（ｓｅｌｆ−ａｌｉｇｒ＋ｍｅｎｔ）法で不純物
のイオン注入を行ってソース領域１７とドレイン領域１
８を形成する。
電極を形成した後に全面に化学気相成長法（ＣＶＤ ）
法で全面に５ｉ０２を堆積し、次いでＲ［によってＳｉ
Ｏ２をエツチング（異方性エツチング）すると、平坦部
の５ｉＯｚがエツチングされても電極のサイドウオール
には５ｉ０２が残ってサイドウオール５ｉ０２１６を残
す。サイドウオール５ｉ０２１６はスペーサの役割を果
して次に形成するソース領域、ドレイン領域の微細化、
従ってトランジスタの微細化に有効である。次いで、ゲ
ート電極とサイドウオール５ｉＯｚをマスクにして、自
己整合（ｓｅｌｆ−ａｌｉｇｒ＋ｍｅｎｔ）法で不純物
のイオン注入を行ってソース領域１７とドレイン領域１
８を形成する。
上記したＲＩＢとイオン注入によってシリサイド層１５
の表面は高エネルギー線の照射によってダメージを受け
、表面が粗くなり、抵抗が大になる問題がある。さらに
は、もともとシリサイドとポリシリコンの密着性はあま
り良くないので、後の工程におけるアニールによってダ
メージを受けたシリサイド層が剥離することがある。そ
れを防止するためにはデバイスの取り扱いに細心の注意
が必要であるが、丁寧に取り扱ってもシリサイド層の剥
離が発生することがある。
の表面は高エネルギー線の照射によってダメージを受け
、表面が粗くなり、抵抗が大になる問題がある。さらに
は、もともとシリサイドとポリシリコンの密着性はあま
り良くないので、後の工程におけるアニールによってダ
メージを受けたシリサイド層が剥離することがある。そ
れを防止するためにはデバイスの取り扱いに細心の注意
が必要であるが、丁寧に取り扱ってもシリサイド層の剥
離が発生することがある。
本発明はこのような点に鑑みて創作されたもので、シリ
サイド／ポリシリコンの２層構造の電極を、シリサイド
のダメージ、剥離などなしに形成する方法を提供するこ
とを目的とする。
サイド／ポリシリコンの２層構造の電極を、シリサイド
のダメージ、剥離などなしに形成する方法を提供するこ
とを目的とする。
第１図（ａ）〜（ｆ）は本発明方法の工程を示す断面図
で、図中、２２は５ｉＯｚ層である。
で、図中、２２は５ｉＯｚ層である。
本発明においては、ゲート電極のシリサイド層１７の上
に、シリサイドと密着性が良く、かつ、ＲＩＥ 、イオ
ン注入などにおいてシリサイドを高エネルギー線から保
護するバッファ層としてＣＶＤ５ｉ０２層２２を設ける
。
に、シリサイドと密着性が良く、かつ、ＲＩＥ 、イオ
ン注入などにおいてシリサイドを高エネルギー線から保
護するバッファ層としてＣＶＤ５ｉ０２層２２を設ける
。
５ｉＯｚ層２２はＣＶＤ法でシリサイド層１７上に堆積
されるのでシリサイド層１７との密着性が良く、後の工
程のアニールにおいてシリサイド層１７が剥離されるこ
とを防止するものであり、このＣｖＤ ５ｉＯｚ層２２
を５００人程度の厚さに堆積すると、ＲＩＥ 、イオン
注入に対してシリサイド層１７を十分に保護し、シリサ
イド層１７のダメージの発生を抑止することができる。
されるのでシリサイド層１７との密着性が良く、後の工
程のアニールにおいてシリサイド層１７が剥離されるこ
とを防止するものであり、このＣｖＤ ５ｉＯｚ層２２
を５００人程度の厚さに堆積すると、ＲＩＥ 、イオン
注入に対してシリサイド層１７を十分に保護し、シリサ
イド層１７のダメージの発生を抑止することができる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図（ａ）参照：
従来の通常の技術を用い、半導体基板（シリコン基板）
１１にフィールド酸化膜１２、ゲート酸化膜１３（膜厚
３５０人）を形成し、全面に２０００人の厚さのポリシ
リコン層１４．２０００人の厚さのシリサイド層１５を
形成する。ここまでは従来例と同じであるが、本発明に
おいては、シリサイド層１５の上にＣＶＤ法で５００人
の厚さの５ｉ０２層２２を堆積する。
１１にフィールド酸化膜１２、ゲート酸化膜１３（膜厚
３５０人）を形成し、全面に２０００人の厚さのポリシ
リコン層１４．２０００人の厚さのシリサイド層１５を
形成する。ここまでは従来例と同じであるが、本発明に
おいては、シリサイド層１５の上にＣＶＤ法で５００人
の厚さの５ｉ０２層２２を堆積する。
５３０２層２２は熱酸化法ではなく ＣＶＤ法でシリサ
イド層１５の上に堆積するのであるから、５３０２層２
２は密着性良くシリサイド層１５の上に形成される。
イド層１５の上に堆積するのであるから、５３０２層２
２は密着性良くシリサイド層１５の上に形成される。
５ｉＯｚ層２２は以下に説明するＲＩＢ、イオン注入に
おいてシリサイド層１５を保護するために設けられるも
のであり、５ｉ０２に代えて、バッファ層として前記し
たシリサイド層保護の目的を達成する窒化シリコン膜な
どその他の材料の層を形成してもよい。
おいてシリサイド層１５を保護するために設けられるも
のであり、５ｉ０２に代えて、バッファ層として前記し
たシリサイド層保護の目的を達成する窒化シリコン膜な
どその他の材料の層を形成してもよい。
第１図（ｂ）参照：
全面にレジストを塗布し、それをバターニングして得ら
れたレジス、ドパターン２３をマスクにして、５ｉ０２
層２２、シリサイド層１５、ポリシリコン層１４をエツ
チングしてゲート電極２４を形成する。次いで、りん（
Ｐ＋）を、ドーズ量Ｉ ＸＩＯ１３ｃｍ−２、加速電圧
５０ ＫｅＶでイオン注入してそれぞれ浅いソース領域
１７ａとドレイン領域１８ａを形成する。
れたレジス、ドパターン２３をマスクにして、５ｉ０２
層２２、シリサイド層１５、ポリシリコン層１４をエツ
チングしてゲート電極２４を形成する。次いで、りん（
Ｐ＋）を、ドーズ量Ｉ ＸＩＯ１３ｃｍ−２、加速電圧
５０ ＫｅＶでイオン注入してそれぞれ浅いソース領域
１７ａとドレイン領域１８ａを形成する。
これはＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ ＋少なくドープしたドレイン）を形成するため
である。
ａｉｎ ＋少なくドープしたドレイン）を形成するため
である。
第１図ＴＣ）参照：
全面にＣＶＤ Ｓｉ０２層１６ａを１０００人の厚さに
堆槓する。これは次工程でサイドウオール５ｉＯｚ １
６を作るためである。
堆槓する。これは次工程でサイドウオール５ｉＯｚ １
６を作るためである。
第１図（ｄ）参照：
１？ＩＥで５ｉＯｚ層１６ａをエツチングすると、平坦
部のＳｉＯ２はエツチングされ、ゲート電極２４の両側
にサイドウオール５ｉＯｚ １６が残る。従来は、この
ＲＩＥでシリサイド層１５は第１回目のダメージを受け
たが、本発明によると、５００人の厚さの５ｉ０２層２
２がシリサイド層１５の上に設けられているので、シリ
サイド層はダメージを受けることがない。次いで、砒素
（砒素＋）を、ドーズ量５ Ｘ １０１５ｃｎ＋＝２、
加速電圧６０ Ｋｅνでイオン注入し、ソース領域１７
、ドレイン領域１８を形成する。かくして、図示の如く
、サイドウオール５ｉ０２１６の下では不純物濃度が緩
和されたソース、ドレイン領域１７８゜１８ａが設けら
れているので、その部分での電界集中が防止され、ホッ
トエレクトロンのゲート酸化膜への注入が防止される。
部のＳｉＯ２はエツチングされ、ゲート電極２４の両側
にサイドウオール５ｉＯｚ １６が残る。従来は、この
ＲＩＥでシリサイド層１５は第１回目のダメージを受け
たが、本発明によると、５００人の厚さの５ｉ０２層２
２がシリサイド層１５の上に設けられているので、シリ
サイド層はダメージを受けることがない。次いで、砒素
（砒素＋）を、ドーズ量５ Ｘ １０１５ｃｎ＋＝２、
加速電圧６０ Ｋｅνでイオン注入し、ソース領域１７
、ドレイン領域１８を形成する。かくして、図示の如く
、サイドウオール５ｉ０２１６の下では不純物濃度が緩
和されたソース、ドレイン領域１７８゜１８ａが設けら
れているので、その部分での電界集中が防止され、ホッ
トエレクトロンのゲート酸化膜への注入が防止される。
第１図（ｅ）参照：
全面に１．０μｍの厚さのＰＳＧを成長し、それにコン
タクト窓を窓開けし、全面にＡｌを蒸着しそれをパター
ニングして電極２０を形成する。
タクト窓を窓開けし、全面にＡｌを蒸着しそれをパター
ニングして電極２０を形成する。
第１図（ｆｌ参照：
全面にパッシベーション膜２１を形成しトランジスタを
完成する。
完成する。
上記した如く、５ｉ０２層２２はＣＶＤ法で堆積したの
でシリサイド層１５との密着性が良く、かつ、ＲｒＥ、
イオン注入においてシリサイド層を保護するので、従来
技術の問題点であったシリサイド層のダメージと剥離と
が防止される。なお、かかる保護層は、５ｉ０２の他に
Ｓｉ、５Ｎｍなどの材料で構成しうる。
でシリサイド層１５との密着性が良く、かつ、ＲｒＥ、
イオン注入においてシリサイド層を保護するので、従来
技術の問題点であったシリサイド層のダメージと剥離と
が防止される。なお、かかる保護層は、５ｉ０２の他に
Ｓｉ、５Ｎｍなどの材料で構成しうる。
以上述べてきたように本発明によれば、シリサイド／ポ
リシリコンの２層構造のゲート電極が、後工程のＲＩＢ
、イオン注入、アニールにおいてダメージを受けるこ
とが防止され、半導体装置製造の歩留りと信頼性の向上
に効果がある。なお、以上はＭＯＳトランジスタの形成
を例に説明したが、本発明の適用範囲はその場合に限定
されるものでな（、コンタクト用の電極形成などＩＣ製
造のすべての分野に及ぶものである。
リシリコンの２層構造のゲート電極が、後工程のＲＩＢ
、イオン注入、アニールにおいてダメージを受けるこ
とが防止され、半導体装置製造の歩留りと信頼性の向上
に効果がある。なお、以上はＭＯＳトランジスタの形成
を例に説明したが、本発明の適用範囲はその場合に限定
されるものでな（、コンタクト用の電極形成などＩＣ製
造のすべての分野に及ぶものである。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は本発明工程の断面図、第２図は
従来例断面図である。 第１図と第２図において、 １１は半導体基板、 １２はフィールド酸化膜、 １３はゲート酸化膜、 １４はポリシリコン層、 １５はシリサイド層、 １６はサイドウオール５ｉ０２． １７はソース領域、 １８はドレイン領域、 １９はＰＳＧ膜、 ２０は電極、 ２１はパッシベーション膜、 ２２はバッファ（５ｉＯｚ ）層、 ２３はレジストパターン、 ２４はゲート電極である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 本発明工程Ｃ山口
従来例断面図である。 第１図と第２図において、 １１は半導体基板、 １２はフィールド酸化膜、 １３はゲート酸化膜、 １４はポリシリコン層、 １５はシリサイド層、 １６はサイドウオール５ｉ０２． １７はソース領域、 １８はドレイン領域、 １９はＰＳＧ膜、 ２０は電極、 ２１はパッシベーション膜、 ２２はバッファ（５ｉＯｚ ）層、 ２３はレジストパターン、 ２４はゲート電極である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 本発明工程Ｃ山口
Claims (1)
- 【特許請求の範囲】 半導体基板（１１）上にシリサイド層（１５）と多結晶
シリコン層（１４）の２層構造のゲート電極（２４）の
形成において、 前記シリサイド層（１５）の上にそれと密着性が良く、
かつ、該シリサイド層（１５）を後工程の高エネルギー
線照射から保護するバッファ層（２２）を設けることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5998087A JPS63227060A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5998087A JPS63227060A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227060A true JPS63227060A (ja) | 1988-09-21 |
Family
ID=13128824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5998087A Pending JPS63227060A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227060A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439773A (en) * | 1987-08-05 | 1989-02-10 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH01314709A (ja) * | 1988-06-09 | 1989-12-19 | Katsuichiro Sato | 防水ポケット付き水着 |
| JPH04342141A (ja) * | 1991-05-17 | 1992-11-27 | Mitsubishi Electric Corp | Ｍｏｓトランジスタの製造方法 |
| JPH0582542A (ja) * | 1991-08-22 | 1993-04-02 | Rohm Co Ltd | 半導体装置の製造方法 |
| US5214305A (en) * | 1990-08-28 | 1993-05-25 | United Microelectronics Corporation | Polycide gate MOSFET for integrated circuits |
| JPH1050704A (ja) * | 1996-06-27 | 1998-02-20 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245552A (ja) * | 1985-04-23 | 1986-10-31 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-17 JP JP5998087A patent/JPS63227060A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245552A (ja) * | 1985-04-23 | 1986-10-31 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH1050704A (ja) * | 1996-06-27 | 1998-02-20 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
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