JPS61246801A - 端末装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野１ 本発明はＣＰＵ等を備えたシーケンサのような演算制御
本体装置に対する周辺機器を構成する端末装置に関する
ものである。

［背景技術］ 従来、ＣＰＵ等を備えたシーケンサのような演算制御本
体装置と周辺機器である端末装置は個々に専用のコネク
タにより１対１で結合されているのが通例であったが、
端末装置の構造上の問題により端末装置に複数のコネク
タを設けていずれのコネクタを使用しても演算制御本体
装置とバスを介して結合できるものもあった。第８図、
第９図は端末装置１に２個のコネクタ２　Ａ、２　Ｂを
設けた例を示しており、第８図はコネクタ２Ａを使用し
て演算制御本体装置３とバス４を介して接続した場合を
示し、第９図はコネクタ２Ｂを使用して演算制御本体装
置３とバス４を介して接続した場合を示している。とこ
ろでこの種の端末装置１はコネクタ２　Ａ、２　Ｂの切
り換えをスイッチ（図示せず）により行っており、その
ため使用者はスイッチの切換状態を一々見て使用可能な
コネクタを判別していた。また切換忘れでシステムが動
作せず、稼動時に慌てるなどという問題もあった。

［発明の目的］ 本発明は上述の問題点に鑑みて為されたものでその目的
とするところは所要コネクタを自動的に検知し且つ内蔵
回路と幽該コネクタとを切換接続できる端末装置を提供
するにある。

［発明の開示］ １１九 第１図は実施例の回路構成を示しており、内部バス５の
両端には夫々３ステ一トバツフ７回路６Ａ、６Ｂを介し
てコネクタ２　Ａ、２　Ｂを接続しである。演算制御本
体装置３との間でデータの授受を行い外部からの信号入
力或いは外部べ信号を出力する内蔵回路８は上記内部バ
ス５に接続しである。

各３ステ一トバツフ７回路６　Ａ、６　Ｂは夫々に対応
して設けた再トリガ可能な単安定マルチパイプレーク７
　Ａ、７　Ｂの出力によりイネイブルされるようになっ
ており、各単安定マルチバイブレータ７　Ａ、７　Ｂは
演算制御本体装置３からの制御信号の内需に一定間隔以
内で発生される信号（例えばリード信号ＲＥＡＤ、ライ
ト信号ＷＲＩＴＥ或いはクロック信号）にてトリがされ
るようになっている。

而して演算制御本体装置３がバス４を介してコネクタ２
Ａに接続された場合、演算制御本体装置３から例えばリ
ード信号ＲＥＡＤが出力されると、単安定マルチバイブ
レータ７Ａのトリが端子にコネクタ２人を介して入力し
、この入力により単安定マルチパイプレーク７Ａはトリ
ガされて出力を発生し、３ステ一トバツフ７回路６Ａを
イネイブル状態に設定する。このときコネクタ２Ｂ側に
は演算制御本体装置３からのリード信号ＲＥＡＤが入力
しないため、単安定マルチパイプレーク７Ｂがトリがさ
れず、３ステ一トバツフ７回路６Ｂはディスエイプル状
態となる。従ってコネクタ２Ａ側に演算制御本体装置３
が接続された場合は内蔵回路８は３ステ一トバツフ７回
路６Ａを介して送られてくる信号によって働くことにな
る。

同様にコネクタ２Ｂに演算制御本体装置３からのバス４
が接続された場合は。リード信号ＲＥＡＤにより単安定
マルチバイブレータ２Ｂがトリがされて３ステ一トバツ
フ７回路６Ｂがイネイブル状態となり、該３ステ一トバ
ツフア回路６Ｂを介して入力する信号で内蔵回路８が動
作することになる。

ところで内蔵回路８は外部機器とのインク７工−ス部に
入力或いは出力される信号の状態を表示する回路を設け
である。この回路の一例を示すのがＷｔＪ２図であり、
この回路ではＪ３図（ａ）に示す高速に入力する信号ａ
をタイマ回路１１のトリが信号とするとともにアンドデ
ート９に入力する。

タイマ回路１１は第３図（ｂ）に示すように信号ａの立
ち下がりでトリ〃され、予め定めた一定時間Ｔの間”Ｌ
″の信号を上記アンドデート９に出力する。

一定時間Ｔは表示素子１０との関係で決まる値で、最低
１時間オフすれば表示素子１０が目視で消煙しているこ
とが確認で慇る時間である。而して表示素子１０は信号
ａと信号すとが共にＨ”の時に点灯駆動され、信号ａが
間歇する部分では目視できる速さで点滅し、信号ａが連
続してＨ″の場合は連続して点灯し、この表示素子１０
の状態で使用者は信号ａがパルスであるか、連続信号で
あるかが目視にて判別できる。第３図（ｃ）はアンドデ
ート９の出力Ｃを示す、第４図はタイマ回路１１に単安
定マルチパイプレークを用いた場合を示し、アンドデー
ト９の代わりにナンドデート９゛を用い、デート出力が
Ｌ′のときに発光ダイオードからなる表示素子１０を点
灯させるようになっている。　また外部信号を入力する
回路としては第５図に示すような回路を使用する。つま
りこの回路では入力信号のレベルに応じて可変抵抗Ｒ，
によリホトカプラＰＨの動作電圧の閾値を自由に設定で
きるよ′うにしである。第６図は第５図回路を複数設け
た例を示しており、この場合容性部入力信号に応じてそ
れぞれのホトカプラＰＨ，・・・の閾値を可変抵抗Ｒ１
＋・・・で定めることができ、端子Ｘ。

・・・に入力する異なる入力特性の外部入力信号を混在
させて取り込むことができるのである。第７図は可変抵
抗Ｒ２をホトカプラＰＨの発光ダイオードに並列に接続
した場合を示す。

［発明の効果］ 本発明はＣＰＵ等からなる演算制御本体装置に対してデ
ータバス、アドレスバス、制御バス等のバスを介して結
合され、内蔵回路と演算制御装置との間でデータの授受
を行う端末装置において、演算制御本体装置からのバス
と接続するコネクタを複数備えるとともに、いずれのコ
ネクタにバスが接続されたかを検知する手段と、該手段
にて検知されたコネクタと内蔵回路とを接続する手段を
備えたので、演算制御本体装置とバスを通じて接続する
場合、使用コネクタに対応して内蔵回路を自動的に切換
接続できるものであって、従来のように手動によるスイ
ッチ切換のような手間が要らなくなり、しかも切換忘れ
や、切換間違いによるトラブル発生も防げ、使用者が内
蔵回路の切り換えを意識せずに任意のコネクタに自由に
バスを接続できるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図、第２図は同上に
用いることができる信号表示回路の回路図、第３図は同
上の信号表示回路の動作説明用のタイムチャート、第４
図は同上の信号表示回路の具体回路図、第５図は同上に
用いる入力回路の回路図、第６図は同上の入力回路の使
用状態を示す回路図、第７図は同上の入力回路の別の例
の回路図、第８図、第９図は従来例の説明図であり、１
は端末装置、２　Ａ、２　Ｂはコネクタ、３は演算制御
本体装置、４はバス、６Ａ、６Ｂは３ステ一計パフ７７
回路、７　Ａ、７　Ｂは単安定マルチバイブレータ、８
は内蔵回路である。 代理人　弁理士　石　１）長　七 Ｃ） （紮＜、ａ　Ｉ＋１１Ｐ ゞＷ

Claims (1)

【特許請求の範囲】
1. （１）ＣＰＵ等からなる演算制御本体装置に対してデー
   タバス、アドレスバス、制御バス等のバスを介して結合
   され、内蔵回路と演算制御装置との間でデータの授受を
   行う端末装置において、演算制御本体装置からのバスと
   接続するコネクタを複数備えるとともに、いずれのコネ
   クタにバスが接続されたかを検知する手段と、該手段に
   て検知されたコネクタと内蔵回路とを接続する手段を備
   えたことを特徴とする端末装置。