JPH0157814B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 本発明は、正および負の２進数のデジタル並列
計算回路に関するものであり、特に全加算器段よ
りなる加算器と、行および列に配置された全加算
器およびそれと関係し出力行だけは省略すること
も可能であるアンドゲートで構成された乗算器と
を具備し、第１の２進数と第２の２進数との積を
形成し、第３の２進数をその積に加算するための
正の２進数および２の補数で表わされた負の２進
数に対するデジタル並列計算回路に関するもので
ある。 〔発明の技術的背景〕 そのような設計の乗算器は例えばＡ・Shah氏
等による「デジタルシステムにおおける集積開閉
装置（Integrierte Schaltung in digitalen
System）」第２巻（バーゼル・1977年）第171頁
乃至第193頁および第211頁乃至第216頁（特に第
172頁、第174頁乃至第177頁および第212頁の第
・６２図乃至第・６６図、第・６７図およ
び第・７７図参照）に詳細に記載されている。
これらの乗算器は上記文献の他の部分に記載され
ている直列および並列−直列乗算器と違つて全て
並列乗算器である。デジタル信号処理装置で要求
されるような高速乗算のためには前述の並列乗算
器だけが適しており、本発明において使用される
乗算器は並列乗算器に限られる。 「プロシーデイングズ・オブ・ザ・９・インタ
ーナシヨナル・コングレス・マイクロテクニー
ク」（1980年11月10日乃至12日ミユンヘン）第56
頁及至第62頁および、第105頁乃至第108頁に示さ
れているようにそのような高速信号処理装置にお
ける基本的な代表操作は、２つの２進数の積の形
成と、それに続く第３の２進数の加算よりなるも
のである。上記文献（プロシーデイングズ）の第
62頁に示された信号処理装置は加算器が後続して
いる高速乗算器を備えている。第108頁に示され
た代数装置は乗算器と加算器からなるものとして
のみ説明されている。 前述の従来技術における加算器はもちろん並列
加算器であり、その計算時間は基本的には最上位
桁のデジツトのキヤリ（桁上げ）の形成に必要な
時間によつて決定される（前記Shah氏等の著書
第92頁乃至第117頁参照）。前記第２の文献中に示
された装置が選択されるならば、すなわち加算器
が後続する乗算器が選択されるならば、加算器の
計算時間を乗算器の計算時間に加える必要があ
る。しかしながら、他方乗算器の計算時間は基本
的には乗算器の出力行中の全加算器の計算時間に
よつて決定される。それは積の最上位桁デジツト
までのキヤリはこの行において発生されなければ
ならないからである。そのような乗算器の幾つか
の設計において、この出力行は完全な並列加算器
である（前記Ａ・Shah氏等の著書第・６３図
乃至第・６５図参照）。加算器の後続する乗算
器よりなる並列計算回路の計算時間はしたがつて
出力行のない乗算器の計算時間と、出力行の計算
時間と、加算器の計算時間とよりなり、後の２つ
の計算時間は略々等しく、最初のものは後の２つ
のものの1/2乃至1/4に過ぎない。 〔発明の概要〕 しかしながらこの計算時間は長過ぎる。したが
つて、本発明の目的は上述の種類のデジタル並列
計算回路、すなわち乗算器と加算器とよりなる回
路の計算時間を短縮することである。 本発明によれば、この目的は加算器を乗算器中
に挿入することにより達成される。すなわち加算
器は乗算器の後に配置する代りに乗算器の最後の
行の一つ前の行と出力行との間に挿入される。こ
れはそれらの被加算数、加算数、およびキヤリ入
力或はそれらの合計およびキヤリ出力が関係して
いる限り乗算器の行と同様に加算器の全加算器段
が接続されることを許容する。それ故、長い乗算
器に対して応答される最下位桁の全加算器段から
最上位桁の全加算器段までこの行における排他的
なキヤリ発生が省略できる。この位置に挿入され
た加算器の個々の全加算器段は乗算器の行と同様
に接続され、それは１つの行の各全加算器段によ
り受信されたキヤリ信号が先行する行の次に下の
桁の全加算器段からのキヤリ出力信号であること
を意味している。このようにして本発明によつて
挿入された加算器は乗算器の計算時間の延長に無
視できる程度の作用をするに過ぎない。何故なら
ば加算器自身中でのキヤリ発生はもはや必要がな
いからである。したがつて、本発明による並列計
算回路は純粋の乗算器の計算時間より目に見えて
大きくはない計算時間を有する。その計算時間は
出力行のキヤリ発生時間と本発明により挿入され
た加算器を備えた乗算器の若干増加した計算時間
とよりなる。符号修正段の計算時間もまた従来技
術における分離した加算器のキヤリ発生時間より
も著しく短縮される。 以下添付図面を参照に詳細に説明する。 〔発明の実施例〕 第１図は従来技術中に示されている並列計算回
路を概略的に示したものである。乗算器mwは各
種の既知の形式のものの１つである。本発明に関
連してそれが出力行azを有することだけが重要
である。 乗算器mwは並列な被乗数入力端子mdおよび
並列乗数入力端子mrを有する。それらは第１の
２進数ｘのデジツト信号ｘ０，ｘ１…，xm，xv
および第２の２進数ｙのデジツト信号ｙ０，０１
…yn，yvをそれぞれ供給される。積ｐ＝xyは加
算器awの一方の並列入力端子に供給され、第３
の２進数ｚがこの加算器の他方の並列入力端子に
供給される。したがつて加算器awの出力は計算
結果であるｅ＝xy＋ｚを出力する。 代数操作において普通行なわれているように正
および負の２進数の計算を行なう時には、それら
の数は数値デジツトの外に追加の符号デジツト
（インデツクスｖ）を含み、それは数の代数的符
号、すなわち正または負の符号を示す。前述の
Ａ・Shah氏等の著書に述べられているように正
の２進数は通常符号デジツト０で特徴づけられ、
一方負の２進数は符号デジツト１で特徴づけられ
ている。 計算操作およびそれに必要な回路形式を簡単に
するため、いわゆる２の補数表現が２進数の減算
のために選択されている。すなわち減算が行なわ
れる場合には減算すべき数の２の補数が加算に使
用されるのと同じ全加算器によつて加算される。
他方では代数では加算と減算の法則の間に差異は
なく、加算の法則だけが正および負の数に適用さ
れるから、負の２進数は一般の２の補数で表わさ
れる（１の補数で表わすこともあるが、それは本
発明の技術とは関係ない）。 負の２進数を２の補数で表わす場合、数０に対
して単一の表示、すなわち00…00が与えられる。
すなわち２進数０は正の数（符号デジツトは０）
として扱われる。与えられたデジツト数、例えば
４に対して、最大の正の数は0111であり、それは
10進数の数７に対応する。２の補数の形成の規則
によれば（２進数の全てのデジツトの符号を反転
してそれから最小桁デジツトに１を加える）、前
記４デジツトで表わすことのできる最大の負の数
は1000であり、それは10進数の−８に対応する。
もしも同じデジツト数からなる２つの数が乗算さ
れるならば、最大の正の計算結果は２個の最大の
負の数の乗算から得られる。それは上記４デジツ
トの例では一般的な形0100…０の２進数を生じ
る。したがつて（−８）×（−８）は10進数64に対
応する８デジツトの２進数01000000を与える。他
方、そのような乗算において生じる最大の負の数
は11…の形を有し、その場合６個の点のそれぞれ
は任意の２進数を表わしている。２の補数で表わ
した２進数の乗算で生じる数の区域の以上説明し
た特徴が本発明により利用される。 第２図は本発明による並列計算回路の基本的構
成を示す。加算器awは乗算器中の全体の配置の
最後を行のすぐ前のものとして乗算器中に含まれ
ている。すなわちそれは最後の行の一つの前の行
と乗算器の出力行との間に挿入されている。加算
器awと出力行azにおいては、加算器awの全加算
器段および乗算器mwの出力行azにおける全加算
器はそれぞれの符号デジツトに対して符号修正段
vkにより置換されている。第３の２進数ｚは加
算器の全加算器段のキヤリ入力部に与えられる。 通常の乗算器の設計を説明するために、第３図
は前記Ａ・Shah氏等の著書の第212頁第・７６
図に示された装置を概略的に示している。その図
は第172頁第・６２図を概略的に示すものであ
る。第３図は本発明を説明するために２次元的な
マトリツクスの行および列の各方形のセルが全加
算器段vsおよびアンドゲートｕを含み、そのアン
ドゲードｕの２個の入力端子は被乗数mdと乗数
mrのデジツト信号をそれぞれ供給される。全加
算器段vsは通常のものと同じく被加算数入力端子
se１，加算数入力端子se２，キヤリ入力端子ce，
合計値出力端子saおよびキヤリ出力端子caを有
している。これらは図示のように隣接するセルの
対応する入力および出力端子と接続され、それ故
第３図のような規則的配置が得られ、それは前記
文献中では「反覆配列」（iterative array）と呼
ばれている。重要なことはこの配置において積
pdのデジツト数は被乗数mdのデジツト数ｍと乗
数mrのデジツト数ｎとの和に等しいことである。
一例としてｍ＝ｎ＝２の場合において、最高の重
みｍ＋ｎ＋２は第７デジツト位置ｐ（ｍ＋ｎ＋２）
にある。一方第８デジツトpvは積pdの符号デジ
ツトである。積デジツトの重みは積デジツトｐ
０，ｐ１……ｐ（ｍ＋ｎ＋２）に対して対応する
２の０，１，…，ｍ＋ｎ＋２乗に等しい。積pd
の符号mvは図示の排他的オアゲートにより与え
られ、それはモジユロ２（modulo―２）中の符
号デジツトxvおよびyvの組合せである。 第３図における個々のセルの相互接続の特徴
は、或るセルのキヤリ出力が同じ行の左隣りのセ
ルのキヤリ入力端子に接続されていることであ
る。したがつて、第３図の反覆配列は各行におい
て形成されたキヤリを有し、普通の全加算器が行
となつて配列されて構成されている。 しかしながら、前述のＡ・Shah氏等の著書の
前記図面に示されたように、セルのキヤリ出力端
子が次の下側の行の次の左のセルのキヤリ入力端
子に接続されているようなその他の反覆配列にす
ることも可能である。そのような配列においては
最後の行だけがこの最後の行すなわち出力行az
中のキヤリを形成する通常の全加算器である。こ
の出力行においては他のセルでは存在するアンド
ゲートｕはその場合省略される。 第４図は第２図の符号修正段vkの好ましい実
施例を示し、それは乗算器mvの本来の段と共に
示されている。乗算器mw中に設けられている加
算器awの最上位から３桁の全加算器段vsが示さ
れ、同じく出力行azの最上位から３桁の全加算
器vaが示されている。全加算器段vsおよび全加
算器vaの入力端子および出力端子の割当ては第
４図の左上方に分離して表されたとおりである。
これを考慮に入れると、各全加算器段vsの被加算
数入力端子se１は乗算器mwの最後の行のすぐ前
の同じ重みのセルの合計値出力端子saに接続さ
れ、加算数入力端子se２は最後の行のすぐ前の行
の次の下の桁のセルのキヤリ出力端子caに接続
され、一方各全加算器段vsのキヤリ入力端子ceは
第３の２進数ｚの各デジツト信号を供給される。
これらのデジツト信号の最上位から３桁のもの
zr，ｚ（ｒ―１）およびｚ（ｒ―２）が図に示され
ている。 出力行azの全加算器vaの被加算数入力端子se
１は同じ重みの全加算器段vsの合計値出力端子sa
に接続され、一方加算数入力端子se２はすぐ下の
桁の全加算器段vsのキヤリ出力端子caに接続さ
れている。全加算器vaのキヤリ入力端子ceはす
ぐ右側の全加算器vaのキヤリ出力端子caに接続
されている。これら全加算器の出力は計算結果ｅ
のデジツト信号を与える。そのデジツト信号er，
ｅ（ｒ―１）およびｅ（ｒ―２）が図に示されてい
る。通し番号に対して次の関係が保持される：ｒ
＝ｍ＋ｎ＋２。これは第１図および第３図で採用
された記号づけ方法に従つて順次数ｍ，ｎはデジ
ツト数より１だけ少いデジツトの２進値の指数を
特定するという事実から生じる。したがつて、順
次数ｒもまた順次数ｒを有するデジツトの２進数
の指数を与える。 符号修正段vkの第１の実施例（第４図）は、
第１および第２の排他的オアゲート（EXOR）
av１，av２、第１の排他的ノアゲート
（EXNOR）aq１、第１および第２の２入力ノア
ゲートｎ１，ｎ２および３個のスイツチング素子
ｓ１，ｓ２，ｓ３より構成されている。符号修正
段のこれらの部品は次のように相互接続される。
最上位桁の全加算器段vsおよび最上位桁の全加算
器vaのキヤリ出力端子caは第１の排他的オアゲ
ートav１の２個の入力端子のそれぞれ一方に結
合され、この排他的オアゲートav１の出力端子
は第１の排他的ノアゲートaq１の１つの入力端
子に接続されている。後者aq１の第２の入力端
子は第３の２進数ｚの符号デジツトzvの信号を
供給され、その信号はまた第２の排他的オアゲー
トav２の一方の入力端子および第１のノアゲー
トｎ１の一方の入力端子にも供給される。乗算器
mwの符号出力端子mvは第２の排他的オアゲー
トav２の第２の入力端子および第１のノアゲー
トｎ１の第２の入力端子に結合されている。第２
のノアゲートｎ２の２個の入力端子は第３の２進
数ｚの符号デジツトの反転信号および乗算器
mwの符号出力の反転信号をそれぞれ供給さ
れる。 第１の排他的ノアゲートaq１の出力端子は第
１のスイツチング素子ｓ１の被制御電流路を経由
して計算回路の符号出力端子evに結合され、前
記スイツチング素子ｓ１の制御入力端子は第２の
排他的オアゲートav２の出力端子に接続されて
いる。符号出力端子evは第２のスイツチング素
子ｓ２の被制御電流路を経て接地され、また第３
のスイツチング素子ｓ３の被制御電流路を経て電
源Ｕに接続されている。第２および第３のスイツ
チング素子ｓ２およびｓ３の制御入力端子はそれ
ぞれ第１および第２のノアゲートｎ１，ｎ２の出
力端子に接続されている。第１の排他的ノアゲー
トaq１の出力端子は計算回路の別の出力端子flに
接続され、その出力端子はオーバーフロー信号を
与える。すなわち正の論理においてもしも計算結
果のデジツト数が計算回路の容量を超える場合に
はＨレベルがこの出力端子に現われる。これは例
えば、ｒデジツトの第３の２進数がｒデジツトの
積pdに加算され、かつこの加算結果が存在しな
いさらに上位桁のデジツトへのキヤリを生じるよ
うな場合である。 そのようなオーバーフロー信号は例えばリミタ
ー段を駆動するために使用することができ、その
リミター段は存在するデジツト数を表わすことの
できる最大の結果と一致する結果を与える。第４
図の一般的な場合にはそのようなオーバーフロー
が生じる時には計算結果は正しくない。 第５図は符号修正段の第２の実施例を示し、そ
れにおいては第４図のオーバーフロー出力端子fl
は必要がない。何故ならばこの修正段はすでに符
号デジツトに関して前述のリミツト特性を有して
いるからである。 第５図の符号修正段vk′は第１の排他的オア
（EXOR）ゲートav１、第２の排他的ノア
（EXNOR）ゲートaq２、４個の２入力ノアゲー
トｎ１，ｎ２，ｎ３，ｎ４，４個のスイツチング
素子ｓ１，ｓ２，ｓ３，ｓ４，およびインバータ
ｉ１を備えている。符号修正段のこれらの部品は
次のように相互接続されている。最上位桁の全加
算器段vsおよび乗算器mwの最上位桁の全加算器
vaのキヤリ出力端子caはそれぞれ第１の排他的
オアゲートav１の２個の入力端子のそれぞれ１
つに接続され、その排他的オアゲートav１の出
力端子は一方では計算回路の符号出力端子evに
第１のスイツチング素子ｓ１の被制御電流路を通
つて結合されると共に、他方ではインバータｉ１
および第４のスイツチング素子ｓ４の被制御電流
路を経て同じく符号出力端子evに結合されてい
る。乗算器mwの符号出力端子mvは第２の排他
的ノアゲートaq２の２つの入力端子の一方に結
合され、その他方の入力端子には第３の２進数ｚ
の符号デジツトzvの信号が供給され、この第２
の排他的ノアゲートaq２の出力端子は第３のノ
アゲートｎ３の一方の入力端子および第４のノア
ゲートの一方の入力端子に接続されている。第４
のノアゲートｎ４の他方の入力端子および第１の
ノアゲートｎ１の一方の入力端子は乗算器mwの
符号出力端子mvに接続されている。第３のノア
ゲートｎ３の他方の入力端子は符号出力端子mv
の反転出力信号を供給され、この信号はまた
第２のノアゲートｎ２の一方の入力端子にも供給
され、この第２のノアゲートｎ２の他方の入力端
子には符号デジツトzvの反転信号が供給され
る。 計算回路の符号出力端子evは第２スイツチン
グ素子ｓ２の被制御電流路を通つて接地され、ま
た第３のスイツチング素子ｓ３の被制御電流路を
経て電源Ｕに接続されている。第１乃至第４の４
個のスイツチング素子の制御入力端子はそれぞれ
ノアゲートｎ４，ｎ１，ｎ２，ｎ３に接続されて
いる。 本発明は絶縁ゲート電界効果トランジスタ集積
回路、いわゆるMOS回路で構成するのに特に適
している。そのような構成のために、第６図は第
４図の符号修正段vkの回路図を示している。そ
こに使用されているスイツチング素子はエンフア
ンスメント・モードの絶縁ゲート電界効果トラン
ジスタｔ１，ｔ２，ｔ３であり、トランジスタｔ
１のゲートは複合ゲートｋの出力端子に接続さ
れ、トランジスタｔ２およびｔ３のゲートは関係
するノアゲートの出力端子に接続されている。 MOS技術においては一般に論理ゲートの形式
はMOSゲートの与えられた基本的形式によつて
構成されるから、第６図は第４図の第２の排他的
オアゲートav２に対する対応する複合ゲートｋ
の構造を示す。それは出力がノア結合された２入
力アンド素子からなる。第６図の複合ゲートｋの
表示は２個のアンド素子はそれ自身の負荷抵抗は
持たず、全体としての複合ゲートｋだけがそのよ
うな抵抗を持つことを示している。２個のアンド
素子の一方の２個の入力端子は一方が乗算器mw
の符号出力端子mvに接続され、他方は第３の２
進数ｚの符号信号zvの信号を供給され、一方、
他方のアンド素子の入力端子はそれぞれ反転され
た信号およびを供給される。 第４図の第１の排他的オアゲートav１および
第１の排他的ノアゲートaq１は第６図において
は多重ゲートvgによつて置換され、このゲート
vgは出力がノア結合された４個の３入力アンド
素子ｕ１，ｕ２，ｕ３，ｕ４よりなる。第３の２
進数ｚの符号信号zvは直接第１および第４のア
ンド素子ｕ１，ｕ４の第１の入力端子に供給さ
れ、また反転された形で第２および第３のアンド
素子ｕ２，ｕ３の第１の入力端子に供給される。
最上位桁の全加算器段vsの出力信号は直接第１お
よび第３のアンド素子ｕ１，ｕ３の第２の入力端
子に供給され、また反転された形で第２および第
４のアンド素子ｕ２，ｕ４の第２の入力端子に供
給される。最上位桁の全加算器vaの出力信号は
直接第１および第２のアンド素子ｕ１，ｕ２の第
３の入力端子に供給され、また反転された形で第
３および第４のアンド素子ｕ３，ｕ４の第３の入
力端子に供給される。 第７図は第５図の符号修正段vk′をMOS回路で
構成するための回路図を示す。第５図におけると
同様にスイツチング素子はエンフアンスメント・
モード絶縁ゲート電界効果トランジスタｔ１，ｔ
２，ｔ３，ｔ４であり、それらのゲートは前述の
ように関係するノアゲートの出力端子に接続され
ている。第５図における第１の排他的オアゲート
av１は今度は２個の関連するインバータｉ２，
ｉ３を有する第１の複合ゲートｋ１からなり、そ
れらのインバータは第５図のインバータｉ１を第
１のインバータと呼ぶとすれば、第２および第３
のインバータである。複合ゲートＫ１は出力がノ
ア結合された２個の２入力アンド素子からなる。
アンド素子の一方の入力端子は全加算器段vsのキ
ヤリ出力端子caおよび全加算器vaのキヤリ出力
端子caにそれぞれ接続され、これらの２つのキ
ヤリ出力端子はまたそれぞれ第２および第３のイ
ンバータｉ２，ｉ３を経て他方のアンド素子の入
力端子のそれぞれに結合されている。 同様に第５図の第２の排他的ノアゲートaq２
は第２の複合ゲートｋ２で置換され、この第２の
複合ゲートｋ２は第１の複合ゲートと同じ設計で
あり、それと関連して第４と第５のインバータｉ
４，ｉ５ならびに第６のインバータｉ６が設けら
れ、第６のインバータｉ６は第２の複合ゲートｋ
２の出力端子に接続している。複合ゲートｋ２の
一方のアンド素子の２個の入力端子は第３の２進
数ｚの符号デジツトzvの信号と乗算器mwの符号
出力mvの信号とをそれぞれ供給される。これら
２つの信号はそれぞれ第５のインバータｉ５およ
び第４のインバータｉ４を経て第２の複合ゲート
ｋ２の他方のアンド素子の２個の入力端子に供給
される。 第６図の実施例において反転された信号，
zv，，はまた第７図にされているようにイ
ンバータｉ２…ｉ５によつて非反転信号から生成
される。 本発明による計算回路は符号出力端子evにお
いて乗算結果の符号を出力し、もしも乗算結果す
なわち積の符号および加算されるべき２進数ｚの
符号が同じであるならば、すなわち両者の符号が
共に正或は負であつたならば実質上直に独立に加
算シーケンス動作する。もしも符号が正であるな
らば、第２のスイツチング素子ｓ２すなわち対応
する第２のトランジスタｔ２の被制御電流路は第
１のノアゲートｎ１によつてオンに切り換えら
れ、それ故符号出力端子evは事実上接地される。
もしも両符号が共に負であるならば、第３のスイ
ツチング素子ｓ３の被制御電流路が第２のノアゲ
ートｎ２によりオンに切り換えられ、したがつて
符号出力端子evは電源Ｕの電位を与えられる。
正の論理では接地電位はＬレベルに対応し、した
がつて２進デジツトの０に対応し、電源Ｕの電位
はＨレベルに対応し、したがつて２進デジツト１
に対応する。これら２つの場合において、第１の
スイツチング素子ｓ１の被制御電流路は一定して
オフにされており、したがつて第４図の第１の排
他的ノアゲートaq１或は第５図の第１の排他的
オアゲートav１の出力端子から分離されている。 もしも積pdと第３の２進数の符号が異なつて
いるならば、すなわち、もしも一方が負で他方が
正であるならば、第２および第３のスイツチング
素子ｓ２およびｓ３の被制御電流路は第１のノア
ゲートｎ１および第２のノアゲートｎ２によりそ
れぞれオフ状態に保持され、同符号の前に考えた
場合にはオンに切り換えられた第５図の第４のス
イツチング素子ｓ４の被制御電流路は同様にオフ
である。最後に第４図および第５図の第１のスイ
ツチング素子ｓ１の被制御電流路はもしも符号が
異なつていればオンである。 符号修正回路の２つの実施例vk，vk′の作用は
次の表に記載されたとおりである。

【表】

【表】 16デジツトの被乗数と８デジツトの乗数用でか
つ23デジツトまでの２進数のそれに続く加算を行
なうための本発明の１実施例の計算回路がMOS
技術を使用して構成された。それは約200ナノ秒
の計算速度を有していた。一方、加算器が後続し
ている純粋な乗算器による従来技術の回路の実験
的な装置の計算速度は約350ナノ秒であつた。こ
の実際の回路は前述のＡ・Shah氏等の著書の第
・６４図に示された乗算器を備え、「プリセツ
トキヤリ加算器」は本出願人のヨーロツパ特許出
願第80107091.3号に示された回路或は本出願人の
ヨーロツパ特許出願第80106668.7号に示された切
換キヤリ加算器であり、後考は乗算器mwの出力
行azとして使用された。

【図面の簡単な説明】

第１図は従来の並列計算回路の１例の簡略化し
た回路図を示し、第２図は本発明による並列計算
回路の１実施例の簡略化した回路図を示す。第３
図は説明のための通常の乗算器の設計を示し、第
４図は本発明における符号修正段の第１の実施例
を示し、第５図は第２の実施例を示す。第６図は
MOS技術を使用して構成した第４図の符号修正
段の回路図であり、第７図は第５図の符号修正段
の回路図である。 mw……乗算器、aw……加算器、az……乗算
器の出力行、vk，vk′……符号修正段、av１，av
２……排他的オアゲート、aq１，aq２……排他
的ノアゲート、ｎ１，ｎ２……ノアゲート、ｉ
１，ｉ２，ｉ３，ｉ４，ｉ５……インバータ、ｓ
１，ｓ２，ｓ３，ｓ４……スイツチング素子。

Claims (1)

1. 【特許請求の範囲】 １ 全加算器段によりなる加算器と、行および列
   に配列された全加算器およびそれと関連し、出力
   行だけは省略することのできるアンドゲートで構
   成された乗算器とを具備し、第１の２進数と第２
   の２進数との積を形成し、それに第３の２進数を
   加算するための、正の２進数および２の補数で表
   わされた負の２進数に対するデジタル並列計算回
   路において、 前記全加算器段は乗算器の最後の行の一つ前の
   行と最後の行との間に追加の行として挿入され、
   この全加算器段および乗算器の最後の行の全加算
   器の符号デジツトの段は除去されており、 各全加算器段の被加算数および加算数入力端子
   は全加算器段の存在しない時には乗算器の最後の
   行の各全加算器の被加算数および加算数入力端子
   が接続されるべき乗算器の最後の行の一つ前の行
   の全加算器の出力端子に接続され、 各全加算器段の加算出力端子は乗算器の最後の
   行の同じ桁の全加算器の被加算数入力端子に接続
   され、 各全加算器段のキヤリ出力端子は乗算器の最後
   の行のすぐ上の桁の全加算器の加算数入力端子に
   接続され、 第３の２進数のデジツト信号は対応する桁の全
   加算器段のキヤリ入力端子に結合され、 除去された全加算器段および全加算器の符号デ
   ジツト段に代えて符号修正段が具備されているこ
   とを特徴とするデジタル並列計算回路。 ２ 前記符号修正段は、 最上位桁の全加算器段および最上位桁の全加算
   器のキヤリ出力端子が２個の入力端子のそれぞれ
   一方に接続されている第１の排他的オアゲート
   と、 第３の２進数の符号デジツトの信号および前記
   第１の排他的オアゲートの出力信号が２個の入力
   端子のそれぞれ一方に結合される第１の排他的ノ
   アゲートと、 乗算器の符号出力と第３の２進数の符号デジツ
   ト信号が２個の入力端子のそれぞれ一方に結合さ
   れる第２の排他的オアゲートとを具備し、 第１の排他的ノアゲートの出力端子は第１のス
   イツチング素子の被制御電流路を経由して計算回
   路の符号出力端子に接続され、前記第１のスイツ
   チング素子の制御入力端子は前記第２の排他的オ
   アゲートの出力端子に接続され、前記計算回路の
   符号出力端子は第２のスイツチング素子の被制御
   電流路を経て接地されると共に第３のスイツチン
   グ素子の被制御電流路を経て電源に接続され、 第２および第３のスイツチング素子の制御入力
   端子は第１の２入力ノアゲートと第２の２入力ノ
   アゲートの出力端子にそれぞれ接続され、 乗算器の符号出力および第３の２進数の符号信
   号は直接第１のノアゲートの２個の入力端子のそ
   れぞれ一方に結合されると共に反転された形で第
   ２のノアゲートの２個の入力端子のそれぞれ一方
   に結合されていることを特徴とする特許請求の範
   囲第１項記載の並列計算回路。 ３ 前記符号修正段は、 最上位桁の全加算器段および最上位桁の全加算
   器のキヤリ出力端子が２個の入力端子のそれぞれ
   一方に結合されている第１の排他的オアゲート
   と、 乗算器の符号出力と第３の２進数の符号デジツ
   ト信号が２個の入力端子のそれぞれ一方に結合さ
   れている第２の排他的ノアゲートとを具備し、 第１の排他的オアゲートの出力端子は一方では
   第１のスイツチング素子の被制御電流路を経由し
   て、また他方ではインバータおよび第４のスイツ
   チング素子の被制御電流路を順次経由して計算回
   路の符号出力端子に接続され、この計算回路の符
   号出力端子は第２のスイツチング素子の被制御電
   流路を経て接地されると共に第３のスイツチング
   素子の被制御電流路を経て電源に接続され、 第２、第３、第４および第１のスイツチング素
   子の制御入力端子はそれぞれ第１、第２、第３お
   よび第４の２入力ノアゲートの出力端子に接続さ
   れ、 第３および第４のノアゲートの一方の入力端子
   は前記第２の排他的ノアゲートの出力端子に接続
   され、これらノアゲートの他方の入力端子はそれ
   ぞれ乗算器の符号出力信号を直接および反転後結
   合され、また乗算器の符号出力信号と第３の２進
   数の符号デジツト信号は第１のノアゲートの入力
   端子に直接供給されると共に第２のノアゲートの
   入力端子に反転された形で供給されることを特徴
   とする特許請求の範囲第１項記載の並列計算回
   路。 ４ 絶縁ゲート電界効果トランジスタ集積回路に
   よつて構成されていることを特徴とする特許請求
   の範囲第１項乃至第３項の何れか記載の並列計算
   回路。 ５ スイツチング素子がエンフアンスメント・モ
   ードの絶縁ゲート電界効果トランジスタであるこ
   とを特徴とする特許請求の範囲第４項記載の並列
   計算回路。 ６ 第１の排他的ノアゲートおよび第１の排他的
   オアゲートが、４個の３入力アンド素子を具備し
   それら素子の出力がノア結合されている複合ゲー
   トとして構成され、 第３の２進数の符号信号が第１および第４のア
   ンド素子の第１の入力端子に直接供給されると共
   に第２および第３のアンド素子の第１の入力端子
   に反転した形で供給され、 最上位桁の全加算器段の出力信号が第１および
   第３のアンド素子の第２の入力端子に直接供給さ
   れると共に第２および第４のアンド素子の第２の
   入力端子に反転した形で供給され、 最上位桁の全加算器の出力信号が第１および第
   ２のアンド素子の第３の入力端子に直接供給され
   ると共に第３および第４のアンド素子の第３の入
   力端子に反転された形で供給されていることを特
   徴とする特許請求の範囲第２項、第４項または第
   ５項の何れか記載の並列計算回路。