JPS61248143A - インタフェース装置 - Google Patents
インタフェース装置Info
- Publication number
- JPS61248143A JPS61248143A JP60088535A JP8853585A JPS61248143A JP S61248143 A JPS61248143 A JP S61248143A JP 60088535 A JP60088535 A JP 60088535A JP 8853585 A JP8853585 A JP 8853585A JP S61248143 A JPS61248143 A JP S61248143A
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- Japan
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- lsi
- err
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、大規模集積回路によって構成されるシステム
（以下ＬＳＩシステム）において、アドレス信号を増設
することなく、各種内部状態を反映するレジスタを増設
し、読み出しを可能とする方式に関する。
（以下ＬＳＩシステム）において、アドレス信号を増設
することなく、各種内部状態を反映するレジスタを増設
し、読み出しを可能とする方式に関する。
マイクロピンピユータ等を始めとするＬＳＩシステムに
おいて、プログラムデバッグ、システムデバッグ等に必
要なエラー情報など、システムの各種内部状態を数多く
反映するために、複数個のレジスタを必要とする場合が
ある。この場合、レジスタ内容の読み出しは、一般には
、第１図に示すように出力マルチプレタスする方式が行
われている。
おいて、プログラムデバッグ、システムデバッグ等に必
要なエラー情報など、システムの各種内部状態を数多く
反映するために、複数個のレジスタを必要とする場合が
ある。この場合、レジスタ内容の読み出しは、一般には
、第１図に示すように出力マルチプレタスする方式が行
われている。
第１図は、第１の従来列である（日立マイクロコンピュ
ータデータブックｐ３７８〜ｐ３７９）。
ータデータブックｐ３７８〜ｐ３７９）。
第１図は、ステータスレジスタ（１１） 、 （１２
） 。
） 。
セレクｐ（１５） 、出力バッファ（１６） 、および
各種レジスタ（１０） 、 （１３） 、 （１４
） 、・・・から成る。
各種レジスタ（１０） 、 （１３） 、 （１４
） 、・・・から成る。
この例では、システムの内部状態は、ステータスレジス
タＡ （ＳＴＲＡ） （１１）に格納され、エラー情
報は、別にステータスレジスタＢ （ＳＴＲＢ） （
１２）に格納されている。５ＴＲＡ、 ５ＴＲＢは他の
各種レジスタと共にマルチプレクスされ、アドレス信号
ＡＤによりセレクトされる。したがって、本方式によれ
ば、新たなレジスタの増設は、新たなアドレス信号が必
要である。
タＡ （ＳＴＲＡ） （１１）に格納され、エラー情
報は、別にステータスレジスタＢ （ＳＴＲＢ） （
１２）に格納されている。５ＴＲＡ、 ５ＴＲＢは他の
各種レジスタと共にマルチプレクスされ、アドレス信号
ＡＤによりセレクトされる。したがって、本方式によれ
ば、新たなレジスタの増設は、新たなアドレス信号が必
要である。
第２図は、第２の従来例である。（日立マイクロコンピ
ュータデータブックｐ５８２〜５８３）、第２図は、・
カセットステータスレジスタ（ＣＳ Ｒ）（２１） 、
エラーステータスレジスタ（Ｅ Ｓ Ｒ）（２２） 。
ュータデータブックｐ５８２〜５８３）、第２図は、・
カセットステータスレジスタ（ＣＳ Ｒ）（２１） 、
エラーステータスレジスタ（Ｅ Ｓ Ｒ）（２２） 。
各種レジスタ（２０） 、 （２３） 、 （２４
） 、・・・、セレクタ（２５）出力バッファ（２６）
、ＯＲ回路（２７）より成る。この例では、システム
の内部状態は。
） 、・・・、セレクタ（２５）出力バッファ（２６）
、ＯＲ回路（２７）より成る。この例では、システム
の内部状態は。
Ｃ３Ｒ（２１）に格納される。また各種エラー情報は、
ＥＳＲ（２２）に格納され、その全ビットのＯＲ信号を
Ｃ３Ｒ（２１）の１ビツトに反映させる。
ＥＳＲ（２２）に格納され、その全ビットのＯＲ信号を
Ｃ３Ｒ（２１）の１ビツトに反映させる。
Ｃ５Ｒ（２１） 、および、ＥＳＲ（２２）は、他の各
種レジスタと共にマルチブレクスされ、ＣＰＵからのア
ドレス信号ＡＤによりセレクトされる。
種レジスタと共にマルチブレクスされ、ＣＰＵからのア
ドレス信号ＡＤによりセレクトされる。
したがって（２１）をモニタすることにより、エラーが
生じたことを知ることが可能で、詳細なエラー情報は、
アドレスを指定し、ＥＳＲ（２２）の内容を読み出すこ
とにより得られる。
生じたことを知ることが可能で、詳細なエラー情報は、
アドレスを指定し、ＥＳＲ（２２）の内容を読み出すこ
とにより得られる。
しかし、この方式によっても、レジスタの増設にはＣＰ
Ｕからのあらたなアドレス信号が必要でありビン数が増
加する問題点がある。
Ｕからのあらたなアドレス信号が必要でありビン数が増
加する問題点がある。
今後さらに、ＬＳＩシステムの大規模化、多機能化が進
むにしたがい、システムデバッグに対する時間短縮の要
求から、ＬＳＩの各種内部情報をできるだけ数多くモニ
タする必要が生じ、上述の問題点は、さらに顕在化する
と考えられる。
むにしたがい、システムデバッグに対する時間短縮の要
求から、ＬＳＩの各種内部情報をできるだけ数多くモニ
タする必要が生じ、上述の問題点は、さらに顕在化する
と考えられる。
本発明は、上述の問題点を解決するために、アドレス信
号数、ピン数をふやすこと無く、ＬＳＩシステムの内部
状態および１種々のエラー情報をモニタすることが可能
で、システムデバッグなどを容易にする方式を提供する
ものである。
号数、ピン数をふやすこと無く、ＬＳＩシステムの内部
状態および１種々のエラー情報をモニタすることが可能
で、システムデバッグなどを容易にする方式を提供する
ものである。
本発明は、ＬＳＩシステムの内部状態を表わすステータ
スレジスタを並列・階層的に接続し、さらに各々のステ
ータスレジスタの内容は、バスを経由して出力レジスタ
へ転送を可能とすることによって、ＣＰＵからのアドレ
ス信号の増加、ビン数の増加を行なうことなくステータ
スレジスタを増設する方式である。
スレジスタを並列・階層的に接続し、さらに各々のステ
ータスレジスタの内容は、バスを経由して出力レジスタ
へ転送を可能とすることによって、ＣＰＵからのアドレ
ス信号の増加、ビン数の増加を行なうことなくステータ
スレジスタを増設する方式である。
以下、本発明を実施例に従って説明する。
第３図は本発明の第１の実施例である。
第３図のＬＳＩシステムは、内部状態を表わすステータ
スレジスタ（ＳＴＲ）（３１）、エラーレジスタ（ＥＲ
Ｒ）（３２） 、出方レジスタ（ＯＲ）（３０） 、各
種レジスタ（３３） 、 （３４） 、・・・、セレ
クタ（３５） 、出力バッファ（３６） 、およびデコ
ーダー（３７）より成る。内部状態を表わす各種情報の
中で、エラー状態によって、システムを止める必要のあ
る情報、および、プログラムデバッグ。
スレジスタ（ＳＴＲ）（３１）、エラーレジスタ（ＥＲ
Ｒ）（３２） 、出方レジスタ（ＯＲ）（３０） 、各
種レジスタ（３３） 、 （３４） 、・・・、セレ
クタ（３５） 、出力バッファ（３６） 、およびデコ
ーダー（３７）より成る。内部状態を表わす各種情報の
中で、エラー状態によって、システムを止める必要のあ
る情報、および、プログラムデバッグ。
システムデバッグに必要なエラー情報を、ＥＲＲ（３２
）に格納する。これらの情報は、デコーダー（３７）に
よって分類、デコードされて、他の情報と共に５ＴＲ（
３１）へ反映される。
）に格納する。これらの情報は、デコーダー（３７）に
よって分類、デコードされて、他の情報と共に５ＴＲ（
３１）へ反映される。
５ＴＲ（３１）をモニタすることで、動作状況。
エラー状況の概略を知ることができる。また、詳細なエ
ラー情報はＥＲＲ（３２）に格納されており、ＥＲＲ（
３２）は、バスを経由して、０Ｒ（３０）に接続され、
ＣＰＵからのコマンドを受けて、一度０Ｒ（３０）に転
送してから読み出す方式である。
ラー情報はＥＲＲ（３２）に格納されており、ＥＲＲ（
３２）は、バスを経由して、０Ｒ（３０）に接続され、
ＣＰＵからのコマンドを受けて、一度０Ｒ（３０）に転
送してから読み出す方式である。
ＥＲＲ（３２）の増設によるあらたなアドレス信号は必
要とされない。したがってピン数は増やす必要がない。
要とされない。したがってピン数は増やす必要がない。
第４図は、本発明の第２の実施例を示す図である。
この実施例は第１図に示した実施例を拡張したものに相
当する。すなわち、ステータスレジスタ５ＴＲＩ （
４０１）、５ＴＲ２１（４０５）。
当する。すなわち、ステータスレジスタ５ＴＲＩ （
４０１）、５ＴＲ２１（４０５）。
５ＴＲ２２（４０６）、 ・・・、５ＴＲ３１（４０
８）。
８）。
５ＴＲ３２（４０９）、・・・を、所定の論理回路を介
して並列・階層時に接続し、さらに、各々のステータレ
ジスタは、バスを経由して出力レジスタ０Ｒ（４００）
へ接続される構成をとるものである。５ＴＲＩ （４０
１）をモニタすることにより、内部状態の概略を知るる
ことが可能で、さらにくわしい情報は、順次、５ＴＲ２
１（４０５）。
して並列・階層時に接続し、さらに、各々のステータレ
ジスタは、バスを経由して出力レジスタ０Ｒ（４００）
へ接続される構成をとるものである。５ＴＲＩ （４０
１）をモニタすることにより、内部状態の概略を知るる
ことが可能で、さらにくわしい情報は、順次、５ＴＲ２
１（４０５）。
５ＴＲ２２（４０６）、 ・、５ＴＲ３１（４０８）。
５ＴＲ３２（４０９）、−（７）内容をＣＰＵからのコ
マンドを受けて、−産出力レジスタＯＲ（４００）に転
送し読み出すことが可能である。
マンドを受けて、−産出力レジスタＯＲ（４００）に転
送し読み出すことが可能である。
このとき、５ＴＲ２１，・・・、５ＴＲ３２，・・・の
どのレジスタを出力するかの指定は、外部からデータと
して、他のレジスタＣＴＲ（４０２）にあらかじめ設定
し、出力レジスタＯＲにデータを転送するコマンドを受
けとったときに、このレジスタＣＴＲを参照することに
よりレジスタの選択を行うことができる。
どのレジスタを出力するかの指定は、外部からデータと
して、他のレジスタＣＴＲ（４０２）にあらかじめ設定
し、出力レジスタＯＲにデータを転送するコマンドを受
けとったときに、このレジスタＣＴＲを参照することに
よりレジスタの選択を行うことができる。
上述した構成によると、外種多様なＬＳＩシステムの内
部状態を詳細にモニタすることが、ＣＰＵからのアドレ
ス信号の増設、ビン数の増設をすることなく行うことが
できる。
部状態を詳細にモニタすることが、ＣＰＵからのアドレ
ス信号の増設、ビン数の増設をすることなく行うことが
できる。
（発明の効果〕
以上説明してきたように、本発明によれば、ＣＰＵから
のアドレス信号を増設すること無しに、ＬＳＩシステム
の内部状態をモニタできるため、ピン数をふやさなくと
も良いという経済上の大きなメリットを有する。
のアドレス信号を増設すること無しに、ＬＳＩシステム
の内部状態をモニタできるため、ピン数をふやさなくと
も良いという経済上の大きなメリットを有する。
さらにＬＳＩシステムを利用する側にとっては。
必要な多種多様な内部情報が数多く得られるため、プロ
グラムデバッグ、システムデバッグ時に要する時間を短
縮できるという大きなメリットも有する。
グラムデバッグ、システムデバッグ時に要する時間を短
縮できるという大きなメリットも有する。
第１図、第２図は従来のＬＳＩシステムを示す図、第３
図は本発明の第１の実施例を示す図、第４図は本発明の
第２の実施例を示す図である。 ３０．４００・・・出力レジスタ、３１・・・ステータ
スレジスタ、３２・・・エラーレジスタ、３７・・・論
理回路、４０１，４０５，４０６，４０７，４０９゜４
１０・・・ステータスレジスタ、４１３，４１４・・・
ＶＪｌ 図 駒 Ｒ５ａ ＲＳ＋ Ｒ５ｚ （−一−ｆ−−−′ ■ ２ 図 Ｒ’；ｅ ＲＳｚ ＲＳｚ ’−，−−ノ Δρ ￥Ｊ ３ 図 ／Ｊｒ ／ＪｔＡｐ −一−ｒ−−− Δρ
図は本発明の第１の実施例を示す図、第４図は本発明の
第２の実施例を示す図である。 ３０．４００・・・出力レジスタ、３１・・・ステータ
スレジスタ、３２・・・エラーレジスタ、３７・・・論
理回路、４０１，４０５，４０６，４０７，４０９゜４
１０・・・ステータスレジスタ、４１３，４１４・・・
ＶＪｌ 図 駒 Ｒ５ａ ＲＳ＋ Ｒ５ｚ （−一−ｆ−−−′ ■ ２ 図 Ｒ’；ｅ ＲＳｚ ＲＳｚ ’−，−−ノ Δρ ￥Ｊ ３ 図 ／Ｊｒ ／ＪｔＡｐ −一−ｒ−−− Δρ
Claims (1)
- 【特許請求の範囲】 １、データ出力レジスタ１と、ＬＳＩシステムの内部状
態あるいはエラー情報を格納するレジスタ２を複数個有
するＬＳＩにおいて、前記レジスタ内の情報の一部ある
いは全部を論理回路を通してデコードして１つのレジス
タ３に反映し、前記レジスタ３はＬＳＩピンに加えられ
る外部からの制御信号によつて直接に外部から観測でき
るようにし、さらに前記レジスタ２の内容は、ＬＳＩ外
部からのコマンドによつてデータ出力レジスタ１へ転送
可能とする機能を設けたことを特徴とするレジスタを並
列・階層的に接続したＬＳＩシステム。 ２、特許請求の範囲第１項記載のＬＳＩシステムにおい
て、前記レジスタ２の選択を指定する情報は、他のアド
レス指定用レジスタ４に格納されており、出力レジスタ
１にデータ転送を行うコマンドを受けて、レジスタ４の
内容を参照してレジスタ２の内容をデータ出力レジスタ
１へ転送することを特徴とするレジスタを並列・階層的
に接続したＬＳＩシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088535A JP2580558B2 (ja) | 1985-04-26 | 1985-04-26 | インタフェース装置 |
| US06/855,928 US4745581A (en) | 1985-04-26 | 1986-04-25 | LSI system of a structure requiring no additional address signals to incorporate additional status registers into the system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088535A JP2580558B2 (ja) | 1985-04-26 | 1985-04-26 | インタフェース装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248143A true JPS61248143A (ja) | 1986-11-05 |
| JP2580558B2 JP2580558B2 (ja) | 1997-02-12 |
Family
ID=13945528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088535A Expired - Lifetime JP2580558B2 (ja) | 1985-04-26 | 1985-04-26 | インタフェース装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4745581A (ja) |
| JP (1) | JP2580558B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194557A (ja) * | 1985-02-25 | 1986-08-28 | Hitachi Ltd | 制御用ｌｓｉ |
| SE464266B (sv) * | 1988-01-18 | 1991-03-25 | Ellemtel Utvecklings Ab | Saett att anordna ett laesminne foer utlaesning av revisionslaegesinformation i en integrerad krets |
| US5274778A (en) * | 1990-06-01 | 1993-12-28 | National Semiconductor Corporation | EPROM register providing a full time static output signal |
| GB2271205B (en) * | 1992-10-01 | 1996-06-05 | Digital Equipment Int | Monitoring digital circuitry |
| US9823306B2 (en) * | 2016-02-11 | 2017-11-21 | Texas Instruments Incorporated | Measuring internal signals of an integrated circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629751A (en) * | 1979-08-16 | 1981-03-25 | Fujitsu Ltd | Interrupting system |
| JPS57203161A (en) * | 1981-06-08 | 1982-12-13 | Toshiba Corp | One-chip microcomputer |
| JPS58105366A (ja) * | 1981-12-16 | 1983-06-23 | Fujitsu Ltd | デバツグ機能を持つマイクロコンピユ−タ |
| JPS59123949A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | エラ−発生時の処理方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE788028A (fr) * | 1971-08-25 | 1973-02-26 | Siemens Ag | Memoire associative |
| JPS54128634A (en) * | 1978-03-30 | 1979-10-05 | Toshiba Corp | Cash memory control system |
| US4653050A (en) * | 1984-12-03 | 1987-03-24 | Trw Inc. | Fault-tolerant memory system |
-
1985
- 1985-04-26 JP JP60088535A patent/JP2580558B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-25 US US06/855,928 patent/US4745581A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629751A (en) * | 1979-08-16 | 1981-03-25 | Fujitsu Ltd | Interrupting system |
| JPS57203161A (en) * | 1981-06-08 | 1982-12-13 | Toshiba Corp | One-chip microcomputer |
| JPS58105366A (ja) * | 1981-12-16 | 1983-06-23 | Fujitsu Ltd | デバツグ機能を持つマイクロコンピユ−タ |
| JPS59123949A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | エラ−発生時の処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2580558B2 (ja) | 1997-02-12 |
| US4745581A (en) | 1988-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |