JPS61248623A - アナログデイジタル変換装置 - Google Patents
アナログデイジタル変換装置Info
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- JPS61248623A JPS61248623A JP9024785A JP9024785A JPS61248623A JP S61248623 A JPS61248623 A JP S61248623A JP 9024785 A JP9024785 A JP 9024785A JP 9024785 A JP9024785 A JP 9024785A JP S61248623 A JPS61248623 A JP S61248623A
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- analog
- signal
- level shift
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機の入出力や計測器に用いられるアナ
ログディジタル変換器（以下、 ＡＤＯと略記する）を
利用したアナログディジタル変換装置（以下％ＡＤ変換
装置と略記する）に関し、特に高速かつ高分解能のＡＤ
変変装装置関するものである。
ログディジタル変換器（以下、 ＡＤＯと略記する）を
利用したアナログディジタル変換装置（以下％ＡＤ変換
装置と略記する）に関し、特に高速かつ高分解能のＡＤ
変変装装置関するものである。
高速のＡＤＯとして最も簡単なものに並列型入ＤＣが１
Ｌ広く用いられているものに逐次比較型ＡＤＯがある。
Ｌ広く用いられているものに逐次比較型ＡＤＯがある。
これらのＡＤＯは従来よく知られているので、そ？一般
的な説明は省略し、以下この発明の背景として関係のめ
る部分だけについて説明する。また、並列型ＡＤＯは、
高速化に対して有効で６るが、部分４ｓ能化（たとえば
１２〜１６ピツト）は現任のＩＯの技術では不可能でら
るので。
的な説明は省略し、以下この発明の背景として関係のめ
る部分だけについて説明する。また、並列型ＡＤＯは、
高速化に対して有効で６るが、部分４ｓ能化（たとえば
１２〜１６ピツト）は現任のＩＯの技術では不可能でら
るので。
逐次比較型ＡＤＯに絞って説明する。
第５図は従来の逐次比較型ＡＤ変変装装置構成を示すブ
ロック図で、ＩＡはアナログ信号幻の入力。
ロック図で、ＩＡはアナログ信号幻の入力。
２０はディジタル信号り。−Ｄｎ（Ｄｏ’ｉ Ｌ８Ｂ
、 Ｄｎ″ｌｔＭ８Ｂとするｎ＋１ビットとする）の出
力を諌わし。
、 Ｄｎ″ｌｔＭ８Ｂとするｎ＋１ビットとする）の出
力を諌わし。
３０はサンプルホールド回路、４０は逐次比較型ＡＤＯ
１３０Ａはサンプルホールド指令信号、４０ＡはＡＤ変
換のスタート指令１ぽ号である。第６図は逐次比較型Ａ
ＤＯ４０の内部構成會示すブロック図で、第５図と同一
符号は同一部分を示し、４１は比較器、４２はディジタ
ルアナログ変換器（以下りん０と略記する）、４３は基
準電圧入力端子、４４はシーケンスレジスタ、４５は制
御回路、４６はクロックである。
１３０Ａはサンプルホールド指令信号、４０ＡはＡＤ変
換のスタート指令１ぽ号である。第６図は逐次比較型Ａ
ＤＯ４０の内部構成會示すブロック図で、第５図と同一
符号は同一部分を示し、４１は比較器、４２はディジタ
ルアナログ変換器（以下りん０と略記する）、４３は基
準電圧入力端子、４４はシーケンスレジスタ、４５は制
御回路、４６はクロックである。
また、第７図は第６図の％部の信号を示す動作タイムチ
ャートであって、第７図（ａｌは増幅器１の出力、同図
（ｂ）はサンプルホールド指令信号３０Ａ。
ャートであって、第７図（ａｌは増幅器１の出力、同図
（ｂ）はサンプルホールド指令信号３０Ａ。
同図（ｅ）はサンプルホールド回路３０の出力３１、同
図（ｄ）はスタート指令信号４０Ａ１同図（ｅ）はシー
ケンスレジスタ４４に順次セットされる谷ビットＤｎ
−Ｄｎ−１、Ｄｎ−２−・” Ｄｏｋ示す。なおＴｓは
サンプリング周期で、そのうちＴＡはアクイジションタ
イム（すなわちサンプルホールド指令信号３０Ａがサン
プルＳを指示している時間）でろって、この時間の間に
サンプルホールド回路３０の電圧が入力電圧に等しくな
り、その電圧がサンプルホールド指令信号３０Ａがホー
ルドＨを指示している時間ホールドされる。したがって
、サンプルホールド回路３０の出力３１は第７図（Ｃ）
に示すように変化する。
図（ｄ）はスタート指令信号４０Ａ１同図（ｅ）はシー
ケンスレジスタ４４に順次セットされる谷ビットＤｎ
−Ｄｎ−１、Ｄｎ−２−・” Ｄｏｋ示す。なおＴｓは
サンプリング周期で、そのうちＴＡはアクイジションタ
イム（すなわちサンプルホールド指令信号３０Ａがサン
プルＳを指示している時間）でろって、この時間の間に
サンプルホールド回路３０の電圧が入力電圧に等しくな
り、その電圧がサンプルホールド指令信号３０Ａがホー
ルドＨを指示している時間ホールドされる。したがって
、サンプルホールド回路３０の出力３１は第７図（Ｃ）
に示すように変化する。
サンプルホールド指令信号３０ＡがサンプルＳからホー
ルドＨへ変化する点でスタート指令信号４ＯＡが発せら
れる。（第７図（ｄＪ参照）。シーケンスレジスタ４４
は最初リセットされ、次に馬ビットだけが論理′Ｉ′と
なり、これに相当するアナログ電圧がＤＡＯ４２から出
力され、比較器においてサンプルホールド回路の出力３
１と比較され。
ルドＨへ変化する点でスタート指令信号４ＯＡが発せら
れる。（第７図（ｄＪ参照）。シーケンスレジスタ４４
は最初リセットされ、次に馬ビットだけが論理′Ｉ′と
なり、これに相当するアナログ電圧がＤＡＯ４２から出
力され、比較器においてサンプルホールド回路の出力３
１と比較され。
出力３１の万が大さければＤｎはツに決定され、出力３
１の方が小さければＤｎは′ＯＩに決定される。
１の方が小さければＤｎは′ＯＩに決定される。
このよりにして第７図（ｅ）に示すＤｎが決定されると
次はＤｎ−１の決定にうつり、シーケンスレジスタ４４
のＤｒｔ−１のピットに’１’ ｋセットした上、比較
器４１で比較し、出力３１の方が太きければＤｎ−１は
１ｆに決定され、出力３１の方が小さければＤｎ−１は
０ に決定される。このようにしてＤｎ−Ｄｏの谷ビッ
トの論理が逐次決定されるのであるが、そのためには第
６図ＴＤに示すＡＤ変換時間を必要とする。
次はＤｎ−１の決定にうつり、シーケンスレジスタ４４
のＤｒｔ−１のピットに’１’ ｋセットした上、比較
器４１で比較し、出力３１の方が太きければＤｎ−１は
１ｆに決定され、出力３１の方が小さければＤｎ−１は
０ に決定される。このようにしてＤｎ−Ｄｏの谷ビッ
トの論理が逐次決定されるのであるが、そのためには第
６図ＴＤに示すＡＤ変換時間を必要とする。
Ｄｎ−Ｄ、の各ビットの論理が決定さｎた後のシーケン
スレジスタ４４の出力が出力ディジタル信号２０となる
。
スレジスタ４４の出力が出力ディジタル信号２０となる
。
従来のアナログＡＤ変換装置は以上のように構成されて
いるので、高分解能化しようとするとＤＡＣ４２に分解
能が高いものを必要とし、比較器４１に高精度なものを
必要とするため高速化することが困難であり、実現しよ
うとした場合ＩＣ化が困難で高価なものとなるなどの問
題点があった。
いるので、高分解能化しようとするとＤＡＣ４２に分解
能が高いものを必要とし、比較器４１に高精度なものを
必要とするため高速化することが困難であり、実現しよ
うとした場合ＩＣ化が困難で高価なものとなるなどの問
題点があった。
辷の発明け、上記のような問題点を解消するためになさ
ｎたもので、分解能は低いが高速のＡＤＣを用い、その
高速の特長をそのまま利用し１分解能を上げることので
きるＡＤ変換装置を得ることを目的とする。
ｎたもので、分解能は低いが高速のＡＤＣを用い、その
高速の特長をそのまま利用し１分解能を上げることので
きるＡＤ変換装置を得ることを目的とする。
この発明に係るＡＤ変換装置は、１つのアナログ信号を
複数のレベルシフト回路によって異なる直流レベルをも
つ複数のアナログ信号に分離し。
複数のレベルシフト回路によって異なる直流レベルをも
つ複数のアナログ信号に分離し。
各アナログ信号を各々並列型ＡＤＣによりＡＤ変換し、
そのＡＤ変換データからそのＡＤＣがスケールアウトし
ているかどうかを判別することによって上位ＡＤ変換デ
ータを上位変換手段により得ると共にセレクタによ、９
ＡＤＣの出力ラインを切換えることにより下位ＡＤ変
換データを得て、高分解能かつ高速化を実現したもので
ある。
そのＡＤ変換データからそのＡＤＣがスケールアウトし
ているかどうかを判別することによって上位ＡＤ変換デ
ータを上位変換手段により得ると共にセレクタによ、９
ＡＤＣの出力ラインを切換えることにより下位ＡＤ変
換データを得て、高分解能かつ高速化を実現したもので
ある。
〔作用〕
この発明におけるＡＤ変換装置は、入力されるアナログ
信号が分割さｎるようにレベルシフト回路によりレベル
シフトをすると共に増幅を行ない。
信号が分割さｎるようにレベルシフト回路によりレベル
シフトをすると共に増幅を行ない。
入力されるアナログ信号の電圧値によってスクールアウ
トしないＡＤＯが複数個のうちの１個だけ存在するよう
にし、当該ＡＤＣによう下位変換データを出力し、上位
変換手段にょＪ） ＡＤｃの人り変換データからＡＤＣ
がスケールアウトしているか否かを判別し、この判別結
果により上位変換データを出力する。
トしないＡＤＯが複数個のうちの１個だけ存在するよう
にし、当該ＡＤＣによう下位変換データを出力し、上位
変換手段にょＪ） ＡＤｃの人り変換データからＡＤＣ
がスケールアウトしているか否かを判別し、この判別結
果により上位変換データを出力する。
鬼子、この発明の一実施例を図に；１ｂて説明する。第
１図において、１は増幅器、ＩＡは増幅器１のアナログ
信号Ａｉの入力、２〜５は入力側が共通に増幅器１の出
力側に接続され、所足範囲外のアナログ信号部分を谷々
基準信号Ｖｆｌ、Ｖｆ２．Ｖｆ８゜Ｖｆ４の電圧迄レベ
ルシフトして増幅し、異なるアナログ範囲のアナログ信
号に分離するレベルシフト回路、１０〜１３は入力側が
レベルシフト回路２〜５の出力側に夫々接続されて人り
変換を行なう周昶の並列型ＡＤＯφ１〜す４，１４は入
力側がＡＤＯす１〜÷４１０〜１３に接続され、ＡＤＯ
φ１〜◆４ １０〜１３の出力がフルスケールとなって
いるか否かを検出するフルスケール検出器、１５は入力
側がフルスケール検出器１４の出力側に接続され、上位
２ビツト’ ＤＩ’ｌ ’ＤＩ。ｌのデータ２０Ａ全出
力するデコーダ、１６は入力側がＡＤＯす１〜φ４１０
〜１３に接続され、その内の１つに切換え接続して下位
データ２０會出力するセレクタである。なお、この笑施
例では、 ＡＤＯφ１〜す４１０〜１３の変換ビット数
は１０ビツトとし、そのデータ２０をＤｏ−ＤＩとする
。
１図において、１は増幅器、ＩＡは増幅器１のアナログ
信号Ａｉの入力、２〜５は入力側が共通に増幅器１の出
力側に接続され、所足範囲外のアナログ信号部分を谷々
基準信号Ｖｆｌ、Ｖｆ２．Ｖｆ８゜Ｖｆ４の電圧迄レベ
ルシフトして増幅し、異なるアナログ範囲のアナログ信
号に分離するレベルシフト回路、１０〜１３は入力側が
レベルシフト回路２〜５の出力側に夫々接続されて人り
変換を行なう周昶の並列型ＡＤＯφ１〜す４，１４は入
力側がＡＤＯす１〜÷４１０〜１３に接続され、ＡＤＯ
φ１〜◆４ １０〜１３の出力がフルスケールとなって
いるか否かを検出するフルスケール検出器、１５は入力
側がフルスケール検出器１４の出力側に接続され、上位
２ビツト’ ＤＩ’ｌ ’ＤＩ。ｌのデータ２０Ａ全出
力するデコーダ、１６は入力側がＡＤＯす１〜φ４１０
〜１３に接続され、その内の１つに切換え接続して下位
データ２０會出力するセレクタである。なお、この笑施
例では、 ＡＤＯφ１〜す４１０〜１３の変換ビット数
は１０ビツトとし、そのデータ２０をＤｏ−ＤＩとする
。
第２図はこの発明の動作ｔ−ｇ明するための波形等を示
す説明図であり、（ａ）はレベルシフト回路φ１２の出
力、（ｂ）はレベルシフト回路φ２３の出力、（Ｃ）は
し・ベルシフト回路す３４の出力、（ｄ）はレベルシフ
ト回路÷４５の出力を夫々示す。
す説明図であり、（ａ）はレベルシフト回路φ１２の出
力、（ｂ）はレベルシフト回路φ２３の出力、（Ｃ）は
し・ベルシフト回路す３４の出力、（ｄ）はレベルシフ
ト回路÷４５の出力を夫々示す。
第３図はデコーダ１５の詳細な回路図であり。
図において、１４ＡはＡＤＯ＋２１１の出力がフルスケ
ールでめるか否かの検出結果に応じｆｃ倍信号入力する
入力端子、１４ＢはＡＤＯす３１２の出力 ・がフル
スケールであるか否かの検出結果に応じた信号を入力す
る入力端子、１４０はＡＤＯす４１３の出力がフルスケ
ールであるか否かの検出結果に応じた信号を入力する入
力端子である。フルスケール検出器１４は、 ＡＤＯ寺
２１１〜ＡＤＯ＋４ １３からｌＪｔフルスケール（＋
Ｆ８）ｉ検出した場合は、入力端子１４Ａ〜１４０の当
該入力端子に論理１ｆの信号を出力し、それ以外の場合
には、当該入力端子に論理加“の信号全出力する。２１
は入力側が入力端子１４人に接続されたインバータゲー
ト。
ールでめるか否かの検出結果に応じｆｃ倍信号入力する
入力端子、１４ＢはＡＤＯす３１２の出力 ・がフル
スケールであるか否かの検出結果に応じた信号を入力す
る入力端子、１４０はＡＤＯす４１３の出力がフルスケ
ールであるか否かの検出結果に応じた信号を入力する入
力端子である。フルスケール検出器１４は、 ＡＤＯ寺
２１１〜ＡＤＯ＋４ １３からｌＪｔフルスケール（＋
Ｆ８）ｉ検出した場合は、入力端子１４Ａ〜１４０の当
該入力端子に論理１ｆの信号を出力し、それ以外の場合
には、当該入力端子に論理加“の信号全出力する。２１
は入力側が入力端子１４人に接続されたインバータゲー
ト。
２２は入力側が入力端子１４Ｂに接続されたインバータ
ゲート、２３は入力側が入力端子１４０、両インバータ
ゲート２１．２２の出力側に夫々接続されたＮＡＮＤゲ
ート、２４は入力側が両入力端子１４Ｂ、１４０とイン
バータゲート２１の出力側に夫々接続されたＮＡＮＤゲ
ート、２５は入力側が３つの入力端子１４Ａ〜１４０に
夫々接続されたＮＡＮＤゲートである。２６は入力側が
両ＮＡＮＤゲ−）２３．２５の出力側に夫々接続され、
最上位ビットから２番目のビットのデータＤｔｏ ’に
出力するＮＡＮＤゲート、２７は入力側が両ＮＡＮＤゲ
ート２４゜２５の出力側に夫々接続され１．最上位ビッ
トのデータＤｏ ｔ’出力するＮＡＮＤゲートである。
ゲート、２３は入力側が入力端子１４０、両インバータ
ゲート２１．２２の出力側に夫々接続されたＮＡＮＤゲ
ート、２４は入力側が両入力端子１４Ｂ、１４０とイン
バータゲート２１の出力側に夫々接続されたＮＡＮＤゲ
ート、２５は入力側が３つの入力端子１４Ａ〜１４０に
夫々接続されたＮＡＮＤゲートである。２６は入力側が
両ＮＡＮＤゲ−）２３．２５の出力側に夫々接続され、
最上位ビットから２番目のビットのデータＤｔｏ ’に
出力するＮＡＮＤゲート、２７は入力側が両ＮＡＮＤゲ
ート２４゜２５の出力側に夫々接続され１．最上位ビッ
トのデータＤｏ ｔ’出力するＮＡＮＤゲートである。
次にこの発明の動作について睨明する。増幅器１に入力
されたアナログ信号Ａｉは増幅されてレベルシフト回路
す１〜同φ４２〜５に並列に入力する。レベルシフト回
路φ１〜同す４２〜５は基準信号Ｖｆ、〜Ｖｂに応じて
レベルをシフトして増幅し。
されたアナログ信号Ａｉは増幅されてレベルシフト回路
す１〜同φ４２〜５に並列に入力する。レベルシフト回
路φ１〜同す４２〜５は基準信号Ｖｆ、〜Ｖｂに応じて
レベルをシフトして増幅し。
＃！２図＋り〜同（ｄ）に示したような異なったアナロ
グ範囲ｔもつアナログ信号に分離する。第２図において
、ｖｉはＡＤ変換されるべきアナログ信号を示し、信号
領域１．ｎ、ｌ［１，ＩＶは人ＤｏΦ１−同會４１０〜
１３により夫々ＡＤ変換可能なアナログ信号領域を夫々
示している。従って、レベルシフト回路す１〜同φ４２
〜５は％信号領域Ｉ〜■にアナログ信号Ｖｉｆ、分離し
て出力する。第２図（ａ）〜同（ｄ）で、−Ｆ８．
、−Ｆ８．、−Ｆ８． は、ＡＤＯす１〜同φ３１０
〜１２が夫々ＡＤ変換可能なアナログ僅 号の下限
のフルスケールを示しｂ ＋ Ｆ ８ ｍ ｍ ＋ Ｆ
Ｓｓ ｓ十ＦＳ、は１ＡＤＯす２〜１司φ４１１〜１３
が夫々ＡＤ変換可能なアナログ信号の上限のフルスケー
ルを示している。例えば１期間Ｔ２では、アナログ信号
Ｖｔは信号領域■のレベルより低いので、第２図（ａ）
で示すようにレベルシフト回路す１２は、下限のフルス
ケール−Ｆ８１−ｉ出力する。また、アナログ信号ｖ１
は信号領域■からスケルアウドしていないので％第２図
（ｂ）に示したようにレベルシフト回路す２３は増幅し
た七のま＼の波形でアナログ信号を出力する。さらに、
アナログ信号■ｌは信号領域ｍ、ｖのレベルを超えてい
るので、レベルシフト回路す３４および同す４５は上限
のフルスケール＋Ｆ８．および十Ｆ’８４’ｉ夫々出力
する。このよりにして同様に、期間ＴＩ 、Ｔ３〜Ｔ８
についてもレベルシフト回路 １〜同φ４２〜５は第２
図（ａ）〜同（ｄ）で示すアナログ信号４ ＡＤＯφ１
１０〜同す４１３に夫々出力する。
グ範囲ｔもつアナログ信号に分離する。第２図において
、ｖｉはＡＤ変換されるべきアナログ信号を示し、信号
領域１．ｎ、ｌ［１，ＩＶは人ＤｏΦ１−同會４１０〜
１３により夫々ＡＤ変換可能なアナログ信号領域を夫々
示している。従って、レベルシフト回路す１〜同φ４２
〜５は％信号領域Ｉ〜■にアナログ信号Ｖｉｆ、分離し
て出力する。第２図（ａ）〜同（ｄ）で、−Ｆ８．
、−Ｆ８．、−Ｆ８． は、ＡＤＯす１〜同φ３１０
〜１２が夫々ＡＤ変換可能なアナログ僅 号の下限
のフルスケールを示しｂ ＋ Ｆ ８ ｍ ｍ ＋ Ｆ
Ｓｓ ｓ十ＦＳ、は１ＡＤＯす２〜１司φ４１１〜１３
が夫々ＡＤ変換可能なアナログ信号の上限のフルスケー
ルを示している。例えば１期間Ｔ２では、アナログ信号
Ｖｔは信号領域■のレベルより低いので、第２図（ａ）
で示すようにレベルシフト回路す１２は、下限のフルス
ケール−Ｆ８１−ｉ出力する。また、アナログ信号ｖ１
は信号領域■からスケルアウドしていないので％第２図
（ｂ）に示したようにレベルシフト回路す２３は増幅し
た七のま＼の波形でアナログ信号を出力する。さらに、
アナログ信号■ｌは信号領域ｍ、ｖのレベルを超えてい
るので、レベルシフト回路す３４および同す４５は上限
のフルスケール＋Ｆ８．および十Ｆ’８４’ｉ夫々出力
する。このよりにして同様に、期間ＴＩ 、Ｔ３〜Ｔ８
についてもレベルシフト回路 １〜同φ４２〜５は第２
図（ａ）〜同（ｄ）で示すアナログ信号４ ＡＤＯφ１
１０〜同す４１３に夫々出力する。
ＡＤＯす１〜同φ４１０〜１３はレベルシフト回路１〜
同φ４２〜５の出力する谷アナログ信号に対してＡＤ変
換全行なう。このＡＤ変換の結果は第２図の下側の表に
示されている。
同φ４２〜５の出力する谷アナログ信号に対してＡＤ変
換全行なう。このＡＤ変換の結果は第２図の下側の表に
示されている。
ここで１例えば１期間Ｔ２において、下限フルスケール
−ＦＳは、ＡＤＯφ１１０がＡＤ変換した結果のディジ
タル信号の下限フルスケール全示し。
−ＦＳは、ＡＤＯφ１１０がＡＤ変換した結果のディジ
タル信号の下限フルスケール全示し。
丸印はＡＤＯす２１１がＡＤ変換した結果のフルスケー
ルでない人り変換値を示し、 ＋ＦＳ ｔＩ′！、ＡＤ
Ｏφ３１２および同φ４１３がＡＤ変換した結果のディ
ジタル信号め上限フルスケールを示す。その他の期間Ｔ
Ｉ、Ｔ３〜Ｔ８についても同様とする。
ルでない人り変換値を示し、 ＋ＦＳ ｔＩ′！、ＡＤ
Ｏφ３１２および同φ４１３がＡＤ変換した結果のディ
ジタル信号め上限フルスケールを示す。その他の期間Ｔ
Ｉ、Ｔ３〜Ｔ８についても同様とする。
フルスケール検出器１４ ＨＡＤＯす１〜同÷４１０〜
１３から出力されるディジタル信号全入力してその入力
に応じてデコーダ１５にノぐルスを出力する。
１３から出力されるディジタル信号全入力してその入力
に応じてデコーダ１５にノぐルスを出力する。
例えば期間Ｔ２において、 ＡＤＯφ２１１の出力はフ
ルスケールとなっていないのでフルスケール検出器１４
は入力端子１４Ａに論理１１を出力し、ＡＤＯφ３１２
および同◆４１３の出力は上限−にフルスケールとなっ
ているのでフルスケール検出器１４は入力端子１４Ｂお
よび同１４０に論理′ｆを出力する。兜３図に示したデ
コーダの入出力特性は、第４図に示されている。期間Ｔ
２の場合には、上位２ビ′ツトの出力２ＯＡは１１ｄｌ
となる。この出力２０Ａによりセし・フタ１６は切換ゎ
９．所定のＡＤＯの出力データを下位１０ビツトのデー
タ２０として出力する。例えば１期間Ｔ２において、デ
コーダ１５の出力２０Ａが１１ＯＮであることによりセ
レクタ１６はＡＤＯす２ １１の出力を選択する。
ルスケールとなっていないのでフルスケール検出器１４
は入力端子１４Ａに論理１１を出力し、ＡＤＯφ３１２
および同◆４１３の出力は上限−にフルスケールとなっ
ているのでフルスケール検出器１４は入力端子１４Ｂお
よび同１４０に論理′ｆを出力する。兜３図に示したデ
コーダの入出力特性は、第４図に示されている。期間Ｔ
２の場合には、上位２ビ′ツトの出力２ＯＡは１１ｄｌ
となる。この出力２０Ａによりセし・フタ１６は切換ゎ
９．所定のＡＤＯの出力データを下位１０ビツトのデー
タ２０として出力する。例えば１期間Ｔ２において、デ
コーダ１５の出力２０Ａが１１ＯＮであることによりセ
レクタ１６はＡＤＯす２ １１の出力を選択する。
即ち、 ＡＤＯす１〜同す４１０〜１３の内でフルスケ
ールを出力していないＡＤＯの出力がセレクタ１６によ
り選択されるように、セし・フタ１６は切換わる。
ールを出力していないＡＤＯの出力がセレクタ１６によ
り選択されるように、セし・フタ１６は切換わる。
なお、例えば、期間Ｔ５のよりにＡＤＯφ２１１の出力
が下限側フルスケール−Ｆ８ ｉ出力している時には
、フルスケール検出器１４はこれを検出して入力端子１
４Ａに論理Ｏを出力する。
が下限側フルスケール−Ｆ８ ｉ出力している時には
、フルスケール検出器１４はこれを検出して入力端子１
４Ａに論理Ｏを出力する。
期間Ｔ２の場合と同様にして１期間Ｔ３の場合にはＪア
ナログ信号Ｖｉは信号領域■からスケールアウトしてい
ないので、デコーダ１５は出力２０Ａとして’１１’ｔ
＝出力し、セレクタ１６は人ＤＯφ１１０の出力を選択
してそのＡＤ変換値を下位１０ビツト２０として出力す
る。期間Ｔ４およびＴ８″の場合は期間Ｔ２の場合と同
じである。期間Ｔｌ、’Ｉ’５゜Ｔ７の場合には、アナ
ログ信号Ｖｔは信号領域■からスケールアウトしていた
ので、デコー／１５は出力２０Ａとして％０１＃、出力
し、セレクタ１６゛はＡＤＯす３１２の出力を選択して
そのＡＤ変換−全下位１０ビット２０として出力する。
ナログ信号Ｖｉは信号領域■からスケールアウトしてい
ないので、デコーダ１５は出力２０Ａとして’１１’ｔ
＝出力し、セレクタ１６は人ＤＯφ１１０の出力を選択
してそのＡＤ変換値を下位１０ビツト２０として出力す
る。期間Ｔ４およびＴ８″の場合は期間Ｔ２の場合と同
じである。期間Ｔｌ、’Ｉ’５゜Ｔ７の場合には、アナ
ログ信号Ｖｔは信号領域■からスケールアウトしていた
ので、デコー／１５は出力２０Ａとして％０１＃、出力
し、セレクタ１６゛はＡＤＯす３１２の出力を選択して
そのＡＤ変換−全下位１０ビット２０として出力する。
また１期゛間Ｔ６の場合には、アナログ信号Ｖｉは信号
領域■からスケールアウトしているので、デコーダ１５
は出力２０人として’ＯＯ’に出力し、セレクタ１６は
ＡＤＯφ４１３の出力を選択してそのＡＤ変換値を下位
１０ビツト２０として出力する。
領域■からスケールアウトしているので、デコーダ１５
は出力２０人として’ＯＯ’に出力し、セレクタ１６は
ＡＤＯφ４１３の出力を選択してそのＡＤ変換値を下位
１０ビツト２０として出力する。
上述したように、上位ピット出力２０Ａと下位ピット出
力２０とから１つのデータ金得ることができる。との実
施例では、下位ピットは１０ビツトであり、上位ピット
は２ビツトであるので１２ビツトの信号を得ることがで
きる。
力２０とから１つのデータ金得ることができる。との実
施例では、下位ピットは１０ビツトであり、上位ピット
は２ビツトであるので１２ビツトの信号を得ることがで
きる。
なお上記実施例でに１０ビツトの高速並列型ＡＤＯを□
用い１２ピツトの高速ＡＩ）変換装置を実現しているが
、ビット数が異なる場合でもこの発明の誓え方を利用で
き、たとえばレベルシフト回路を８個使用し、８個の１
１ピツ） ＡＤＯｉ使用した場合にはＡＤＯの速゛度を
落とすことなく１１＋３＝１４ピツトのＡＤ変換装置を
実現できる。
用い１２ピツトの高速ＡＩ）変換装置を実現しているが
、ビット数が異なる場合でもこの発明の誓え方を利用で
き、たとえばレベルシフト回路を８個使用し、８個の１
１ピツ） ＡＤＯｉ使用した場合にはＡＤＯの速゛度を
落とすことなく１１＋３＝１４ピツトのＡＤ変換装置を
実現できる。
以上のようにこの発明にぶれば、レベルシフト回−によ
りアナ・グ入力を複数のレベルに蒜は各々ＡＤＯ”ｉ用
意すると共にフルスケール検出器、デコーダおよび各Ａ
ＤＯの出力データラインを切換えるセレクタによりＡＤ
変換ビット数を増加させるように構成したので、装置が
高分解能かつ高速にでき、また。
りアナ・グ入力を複数のレベルに蒜は各々ＡＤＯ”ｉ用
意すると共にフルスケール検出器、デコーダおよび各Ａ
ＤＯの出力データラインを切換えるセレクタによりＡＤ
変換ビット数を増加させるように構成したので、装置が
高分解能かつ高速にでき、また。
コンパクト且つ安価なものが得られる効果があり
第１図はこの発明の一実施例によるＡＤ変換装装置示す
構成図、第２図はこの発明の詳細な説明するための波形
等を示す説明図、第３図はこの発明中のデコーダを示す
論理回路の一例を示す回路図、第４図はデコーダの入出
力特性を示す図、第５図は従来の逐久比戟型アナログデ
ィジタル変換器の構成図、第６図に従来の逐次比較盤ア
ナログディジタル変換器の内部構成図、第７図は第６図
を説明するための波形図でめる。 ２〜５はレベルシフト回路φ１〜φ４，６〜９は高ＡＤ
Ｏφ１〜φ４，１４はフルスケール検出器、１５はデコ
ーダ、１６はセレクタ。 なお１図中同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 ２〜５ レベルシフト画工４井１へジベルシフト回浴将
斗第５図 ス１ ３０Ａ ４０Ａ −１つり−
構成図、第２図はこの発明の詳細な説明するための波形
等を示す説明図、第３図はこの発明中のデコーダを示す
論理回路の一例を示す回路図、第４図はデコーダの入出
力特性を示す図、第５図は従来の逐久比戟型アナログデ
ィジタル変換器の構成図、第６図に従来の逐次比較盤ア
ナログディジタル変換器の内部構成図、第７図は第６図
を説明するための波形図でめる。 ２〜５はレベルシフト回路φ１〜φ４，６〜９は高ＡＤ
Ｏφ１〜φ４，１４はフルスケール検出器、１５はデコ
ーダ、１６はセレクタ。 なお１図中同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 ２〜５ レベルシフト画工４井１へジベルシフト回浴将
斗第５図 ス１ ３０Ａ ４０Ａ −１つり−
Claims (1)
- 並列に入力した同一のアナログ信号のレベルをシフトし
て増幅することにより異なつた範囲のアナログ信号を出
力する複数のレベルシフト回路と、このレベルシフト回
路のアナログ信号の出力をディジタル信号に夫々変換す
る並列変換型のアナログディジタル変換器と、このアナ
ログディジタル変換器の夫々の出力データがフルスケー
ルにあるか否かを検出し、この検出結果に基づいて上位
ビットデータを出力する上位変換手段と、この上位変換
手段の出力に応じて上記アナログディジタル変換器の出
力を選択して下位ビットデータとして出力するセレクタ
とを備えたアナログディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9024785A JPS61248623A (ja) | 1985-04-26 | 1985-04-26 | アナログデイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9024785A JPS61248623A (ja) | 1985-04-26 | 1985-04-26 | アナログデイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248623A true JPS61248623A (ja) | 1986-11-05 |
Family
ID=13993169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9024785A Pending JPS61248623A (ja) | 1985-04-26 | 1985-04-26 | アナログデイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332226A (ja) * | 1989-06-29 | 1991-02-12 | Yamaha Corp | Ａ／ｄ変換装置 |
-
1985
- 1985-04-26 JP JP9024785A patent/JPS61248623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332226A (ja) * | 1989-06-29 | 1991-02-12 | Yamaha Corp | Ａ／ｄ変換装置 |
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