JPH0243813A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、簡単な回路構成で高分解能を得ることがで
きるＡ／Ｄ変換器に関する。

〈従来の技術〉 従来、Ａ／Ｄ変換器として第３図に示すようなものがあ
る。このＡ／Ｄ変換器は８ビット並列比較形のＡ／Ｄ変
換装置であり、（２Ｑ−１）個の比較器（Ｃ１〜Ｃ２５
５）が１列に配置され、２８個の抵抗（ｒｌ〜ｒ２５６
）が上記各比較器に対応して配置されて直列に接続され
ている。そして、上記抵抗ｒ１と抵抗ｒ２との間が比較
器Ｃ１の一方の入力電圧に接続され、抵抗２と抵抗３と
の間か比較器Ｃ２の一方の電圧に接続されている。以下
同様にして、次々に２つの抵抗間が比較器の一方の電圧
に接続され、最後に抵抗ｒ２５５と抵抗ｒ２５６との間
が比較器Ｃ２５５の一方の電圧に接続されている。さら
に、上記抵抗ｒ２５６の解放端は接地され、抵抗ｒ１の
解放端には基準電圧Ｖ　ｒｅｆが印加される。一方、上
記各比較器（Ｃ１〜Ｃ２５５）の他方の入力電圧にはア
ナログ入力電圧Ｖｉｎが印加される。

すなわち、比較器ＣＩはアナログ入力電圧Ｖｉｎと比較
電圧Ｖ　ｒｅｒ・２５５／２５６とを比較し、比較器Ｃ
２はアナログ入力電圧Ｖｉｎと比較電圧Ｖ　ｒｅｆ・２
５４／２５６とを比較し、以下同じようにして比較器Ｃ
２５５はアナログ入力電圧Ｖｉｎと比較電圧Ｖ　ｒｅｆ
・１／２５６とを比較するようにするのである。

このようにして、各比較器（Ｃ１〜Ｃ２５５）によって
アナログ入力電圧と比較電圧とが比較され、その出力信
号はコート変換器Ｉに入力される。そうすると、このコ
ード変換器ｌは各比較器（Ｃｔ〜Ｃ２５５）からの出力
信号を８ビツトのディジタルコードに変換してコート出
力電圧２から出力するのである。

〈発明が解決しようとする課題〉 しかしながら、上記従来の並列比較形Ａ／Ｄ変換器は、
アナログ入力電圧をｎビットのディジタルコードに変換
する場合には（２ｎ−１）個の比較器と２ｎ個の抵抗と
それに見合った構成のコード変換器を必要とするので、
高分解能を得ようとする場合には多くの比較器および抵
抗とそれに見合った構成のコード変換器が必要となり、
回路構成が複雑になると共に、ディジタルコード変換に
時間がかかるという問題がある。

そこで、この発明の目的は、アナログ人力信号の値の大
きさにしたがって分解能を変化することによって、簡単
な回路構成で高分解能を実現できると共に、高速ディジ
タルコード変換が可能なＡ／Ｄ変換器を提供することに
ある。

く課題を解決するための手段〉 上記目的を達成するため、この発明は、直列に接続され
た複数の抵抗によって基準電圧を分圧して段階に設定さ
れた比較電圧とアナログ入力電圧と比較する複数の比較
器と、この複数の比較器からの出力信号をディジタルコ
ードに変換するコート変換器を有して、アナログ入力信
号をディジタルコードに変換するＡ／Ｄ変換器において
、上記アナログ入力電圧の値がどの領域に入るかを判定
する入力電圧領域判定手段と、上記入力電圧領域判定手
段によって判定されたアナログ入力電圧の領域に応じて
、上記基準電圧を切り替える基準電圧切替手段と、上記
入力電圧領域判定手段によって判定されたアナログ入力
電圧の領域に応じて、上記コード変換器から出力された
ディジタルコードのヒツトをシフトさせるビットシフト
回路を備えて、人力信号の大きさに応じて分解能を切り
替えること特徴としている。

〈作用〉 アナログ入力電圧が入力電圧領域判定手段に入力される
と、この入力電圧領域判定手段によって上記アナログ入
力電圧の値がどの領域に入るかが判定される。そして、
上記入力電圧領域判定手段によって判定されたアナログ
入力電圧の領域に応じて基準電圧が切り替えられる。そ
うすると、直列に接続された抵抗によって上記切り替え
られた基準電圧が分圧されて段階に設定された比較電圧
が得られ、夫々の比較電圧が複数の比較器に人力される
。そうすると、この比較電圧と上記アナログ入力電圧と
が上記複数の比較器によって比較され、この複数の比較
器からの出力信号がコード変換器によってディジタルコ
ードに変換される。そして、このディジタルコードがビ
ットシフト回路に人力され、上記入力電圧領域判定手段
によって判定されたアナログ入力電圧の領域に応じて、
上記ディジタルコードのビットがシフトされて出力され
る。

したがって、アナログ入力電圧の大きさによって上記基
準電圧を切り替えて、分解能を切り替えることができる
。

〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。

第１図はこの発明のＡ／Ｄ変換装置に係る６ビツトの分
解能を８ビツトに拡張することができる並列比較形Ａ／
Ｄ変換器の回路図である。

（２８１）個の比較器（ｃｔ−ｃ６３）が１列に配列さ
れ、２６個の抵抗（ｒｌ＝ｒ６４）が上記各比較器に対
応して配置され直列に接続されている。そして、上記抵
抗ｒ１と抵抗ｒ２との間が比較器ＣＩの一方の入力電圧
に接続され、抵抗２と抵抗３との間が比較器Ｃ２の一方
の入力電圧に接続されている。以下同様にして、次々に
２つの抵抗間が比較器の一方の入力電圧に接続され、最
後に抵抗ｒ６３と抵抗ｒ６４との間が比較器Ｃ６３の一
方の電圧に接続されている。そして、上記抵抗ｒ６４の
解放端は接地され、抵抗ｒｌの解放端はＯＰアンプ１６
の出力電圧に接続される。一方、上記各比較器（Ｃ１・
〜Ｃ６３）の他方の入力電圧にはアナログ入力電圧Ｖｉ
ｎが印加される。

すなわち、比較器Ｃ１はアナログ入力電圧Ｖｉｎと比較
電圧Ｖｏ・６３７６４（ここで、ＶｏはｏｐアンプＩ６
の出力電圧）を比較して、アナログ入力電圧が比較電圧
より大きい場合に“Ｈ”を出力する。

比較器Ｃ２は入力電圧Ｖｉｎと比較電圧Ｖｏ・６２／６
４とを比較し、以下同じようにして比較器Ｃ６３は入力
電圧Ｖｎと比較電圧Ｖｏｉ／６４とを比較するのである
。そして、各比較器（Ｃ１〜Ｃ６３）の出力電圧はコー
ド変換器＋１の入力電圧に接続され、このコード変換器
１１によって各比較器（Ｃ１〜Ｃ６３）からの出力信号
を６ビツトのデインタルコードに変更し、得られたディ
ジタルコードをコード出力電圧（１２ａ＝　１２０より
出力するようになっている。

上記６ビツトのディジタルコードが出力されるコード出
力電圧（１２ａ−１２ｆ）にはビットシフト回路２６の
入力電圧が接続されている。上記ビットシフト回路２６
は、入力された６ビツトのディジタルコードに２ビツト
の“０“を付加して８ビツトのディジタルコードとして
出力する回路である。

その際に、ビットシフト回路２６は複数のスイッチ素子
（１９ａ〜Ｉ　９ｆ、２０ａ〜２０ｒおよび２１ａ〜２
１ｆ）を有し、この複数のスイッチ素子を切り替えるこ
とによって、出力される８ビツトのディジタルコードの
内、上記コード変換器１１から入力された６ビツトのデ
ィジタルコードが出力される有効ビットの位置をシフト
させて、８ビツトのディジタルコードの有効ビットの範
囲を切り替えるのである。

上記ＯＰアンプ１６の出力電圧に接続される抵抗ｒｌの
一方の電圧は、さらにＯＰアンプ１６のマイナス側の入
力電圧に入力されフィードバックがかけられている。一
方、ＯＰアンプ１６のプラス側の入力電圧はアナログマ
ルチプレクサ１５の出力電圧に接続されている。このア
ナログマルチプレクサ１５は、制御電圧１および制御電
圧２に人力される信号の内容に基づいて、次のように出
力電圧を入力電圧１〜入力電圧４に切り替え接続するよ
うに動作する。

電圧が印加されている。そして、アナログマルチプレク
サＩ５の上記制御電圧ｌは比較電圧Ｖｒｅｆ／４とアナ
ログ入力電圧Ｖｉｎとを比較する比較器１３の出力電圧
に接続される一方、制御電圧２は比較電圧Ｖ　ｒｅｆ／
　２とアナログ入力電圧Ｖｉｎとを比較する比較器１４
の出力電圧に接続されている。

また、上記比較器１３および比較１ＷＩ４の出力電圧は
２−４デコーダＩ７の入力電圧に入力され、比較器１３
および比較器１４から入力される信号が次のようにデコ
ードされる。

ここで、上記入力電圧３および入力電圧４には基争電圧
Ｖ　ｒｅｆが印加され、入力電圧２にはＶｒｅｆ／２の
電圧が印加され、入力電圧ｌにはＶ　ｒｅｆ／　４のそ
して、２−４デコーダ１７のデコード結果に基づいて、
上記ビットシフト回路２６の各スイッチング素子（１９
ａ〜Ｉ　９ｆ、２０ａ〜２　Ｏｆおよび２１ａ〜２１ｆ
）が次のように切り替えられる。すなわち、出力電圧１
からの出力信号が“ビになるとスイッチング素子（１９
ａ〜１９ｆ）が“閉”側に切り替えられる。さらに、出
力電圧２からの出力信号が“じになるとスイッチング素
子（２０ａ〜２０ｒ）“閉”側にか切り替えられる。一
方、出力電圧３および出力電圧４から出力される信号は
オアゲートＩ８に人力され、このオアゲート１８からの
出力信号が“閉”になるとスイッチング素子（２１ａ〜
２１ｆ）が“閉”側に切り替えられる。

アナログ入力信号をＡ／Ｄ変換器によってＡ／Ｄ変換し
て得られた信号を、さらに他のディジタル信号処理回路
等で演算をする際の誤差を考えた場合、上記Ａ／Ｄ変換
器へのアナログ入力電圧値が小さい場合にはそのＡ／Ｄ
変換器の分解能は高い必要がある。しかし、アナログ入
力電圧値が大きい場合には分解能は比較的低くてもかま
わない。

この発明は、この点に注目してなされたものであり、ア
ナログ入力電圧Ｖｉｎが小さい場合には上記抵抗ｒｌ〜
抵抗ｒ６４間の比較基準電圧を小さくして高分解能を可
能にするものである。

上記構成のＡ／Ｄ変換装置は、アナログ入力電圧Ｖｉｎ
の大きさによって次のように動作してＡ／Ｄ変換を行う
。

（１）Ｖｉｎ＜Ｖｒｅｆ／４の場合 入力電圧にアナログ入力電圧Ｖｉｎが印加される。

そうすると、比較器１３はこのアナログ入力電圧Ｖｉｎ
と比較電圧Ｖｒｅｆ／４とを比較して出力信号“０”を
出力する。同様にして、比較器１４はアナログ入力電圧
Ｖｉｎと比較電圧Ｖ　ｒｅｆ／　２とを比較して出力信
号“０”を出力する。

そして、比較器１３および比較器１４の出力信号が共に
“０”になると、上述のようにアナログマルチプレクサ
１５の出力電圧は入力電圧Ｉ側に切り替えられて、直列
に接続された抵抗ｒｌ〜抵抗ｒ６４間にかかる比較基準
電圧はＶ　ｒｅｆ／　４に対応した値になる。一方、２
→４デコーダ１７は、比較器１３および比較器１４の出
力信号からなる人力信号“００”をデコードして、出力
電圧１〜出力電圧４から出力される信号組みからなる出
力信号“１０００′を出力する。そうすると、“ビとな
った出力電圧ｌからの出力信号によってスイッチング素
子（１つａ〜！９ｆ）が“閉”側に切り替えられる。そ
して、このヒソトンフト回路２６から出力される８ビツ
トのディジタルコードの内上位２ピントの出力信号は、
プルダウン抵抗２４およびプルダウン抵抗２５によって
“０”となり、下位６ビツトのみが有効となる。

すなわち、アナログ入力電圧ＶｉｎがＶｒｅｆ／４以下
の場合には、抵抗ｒｌと抵抗ｒ６４との間の比較基Ｑ電
圧を低い値Ｖ　ｒｅｆ／　４に対応した値に設定して分
解能を高くする。また、その際に、（２８−１）個の比
較器を用いた本来の８ビット並列比較形Ａ／Ｄ変換器に
よって変換される８ビツトのディジタルコードの内上位
２ビットは殆ど“０”であることから、予めこの発明に
係る８ビツトのデインタルコードの上位２ビツトを“０
”にセットしておいても大きな誤差は出ない。したがっ
て、コード変換器１１から出力される６ピントのディジ
タルコードをコードシフト回路２６によって下位側にシ
フトさせて上位２ビツトを“０”に固定し、下位６ビツ
トのみを有効にするのである。

（２）　　Ｖｒｅｆ／４　＜Ｖｉｎ＜Ｖｒｅｆ／２の場
合入力電圧にアナログ入力電圧Ｖｉｎが印加されると、
比較器１３はこのアナログ入力電圧Ｖｉｎと比較電圧Ｖ
ｒｅ４／４とを比較して出力信号“ｌ”を出力する。同
様にして、比較器１４はアナログ入力電圧Ｖｉｎと比較
電圧Ｖ　ｒｅｆ／　２とを比較して出力信号“０”を出
力する。

そして、比較器１３の出力信号が“ビになり、比較器１
４の出力信号が“０“になると、上述のようにアナログ
マルチプレクサＩ５の出力電圧は入力電圧２側に切り替
えられて、直列に接続された抵抗ｒ１〜抵抗ｒ６４間に
かかる比較基準電圧はＶ　ｒｅｆ／２に対応した値にな
る。一方、２→４デコーダ１７は、人力信号“ｌＯ“を
デコードして出力信号“０１００”を出力する。そうす
ると、“ビとなった出力電圧２からの出力信号によって
、コードシフト回路２６のスイッチング素子（２０ａ〜
２０ｆ）が“閉”側に切り替えられる。そして、このビ
ットシフト回路２６から出力される８ビツトのディジタ
ルコードの内ＭＳＢ（最上位ビット）およびＬＳＢ（最
下位ビット）の出力信号は、プルダウン抵抗２２および
プルダウン抵抗２５によって“Ｏ”となり、２ビツト〜
７ビツトの６ビツトのみが有効となる。

すなわち、アナログ入力電圧ＶｉｎがＶｒｅｆ／４＜Ｖ
　ｉｎ＜　Ｖｒｅｆ／２の場合には、抵抗ｒ１と抵抗ｒ
６４との間の比較基準電圧をＶ　ｒｅｆ／　２に対応し
た値に設定して分解能をやや低くする。また、その際に
は、本来の８ビツトのディジタルコードの内ＭＳＢおよ
びＬＳＢは殆ど“０”であることから、予めこの発明に
係る８ビツトのディジタルコードのＭＳＢおよびＬＳＢ
の２ビツトを“０”にセットしておいても大きな誤差は
出ない。したがって、コード変換器ＩＩから出力されろ
６ビツトのディジタルコードをコードソフト回路２６に
よってにシフトさせて、ＭＳＢおよびＬＳＢの２ビツト
を“０“に固定し２ビツト〜７ビツトの６ビツトのみを
有効にするのである。

（３）　　Ｖｒｅｆ／２＜Ｖｉｎの場合入力電圧にアナ
ログ入力電圧Ｖｉｎが印加されと、比較器Ｉ３および比
較器１４は共に出力信号“ビを出力する。

そして、比較器１３および比較器１４の出力信号が共に
“ビになると、上述のようにアナログマルチプレクサ１
５の出力電圧は入力電圧４側に切り替えられて、直列に
接続された抵抗ｒ１〜抵抗ｒ６４間にかかる比較基準電
圧はＶ　ｒｅｒに対応した値になる。一方、２→４デコ
ーダ１７は、入力信号“ｌビをデコードして出力信号０
００ビを出力する。そうすると、“ビとなった出力電圧
４からの出力信号によって、コードシフト回路２６のス
イッチング素子（２１ａ〜２１ｆ）が“閉”側に切り替
えられる。そして、このビットシフト回路２６から出力
される８ビツトのディジタルコードの内下位２ビットの
出力信号は、プルダウン抵抗２２およびプルダウン抵抗
２３によって“Ｏ”となり、上位６ビツトのみが有効と
なる。

すなわち、アナログ入力電圧ＶｉｎがＶ　ｒｅｆ／　２
以上の場合には、抵抗ｒ１と抵抗ｒ６４との間の比較基
準電圧をＶｒｅｒに対応した値に設定して分解能を低く
する。また、その際には、本来の８ビツトのディジタル
コードの内下位２ビットは殆ど“０”であることから、
予めこの発明に係る８ビツトのディジタルコードの下位
２ビツトを“０”にセットしておいても大きな誤差は出
ない。したがって、コード変換器１１から出力される６
ビツトのディジタルコードをコードシフト回路によって
上位側にソフトさせて、下位２ビツトを“０”に固定し
上位６ビツトのみを有効にするのである。

第２図は上記実施例のように動作するＡ／Ｄ変換器にお
けるアナログ入力電圧Ｖｉｎと出力されたディジタルコ
ードを電圧に換算した値との関係を示す図である。この
図よりアナログ入力電圧Ｖｉｎの小さい場合には分解能
が高く、アナログ入力電圧Ｖｉｎの値が大きくなるに従
って分解能が低くなって行くことが分かる。

また、上記実施例のＡ／Ｄ変換器によって、ＱｍＶ〜２
５５ｍＶのアナログ入力電圧を基準電圧Ｖ　ｒｅｆ＝２
５６ｍＶで８ビツトのディジタルコードに変換した結果
を第１表に示す。表中Ａは（２’−１）個の比較器を用
いた本来の８ビット並列比較形Ａ／Ｄ変換器（以下、完
全８ビット並列比較形Ａ／Ｄ変換器と言う）によって得
られた８ビツトのディジタルコードである。また、Ｂは
６ビツト並列比較形Ａ／Ｄ変換器を用いて８ビツトのデ
ィジタルコードを出力する本実施例における８ビツトＡ
／Ｄ変換器によって得られた８ビツトのディジタルコー
ドである。さらに、Ｃは（２６−１）個の比較器を用い
た通常の６ビツト並列比較形Ａ／Ｄ変換器によって得ら
れた６ビツトのディジタルコードである。Ｂ／Ａは上記
Ａの値に対するＢの値の比でありＣ／Ａは上記Ａの値に
対するＣの値（ＬＳＢの更に下位に“０”を２ビツト追
加した値）の比であり、■に近い値であれば完全８ビツ
トＡ／Ｄ変換器によって得られる８ビツトのディジタル
コードに近い値であることを表す。この表より、本実施
例のＡ／Ｄ変換器によって得られた８ビツトのディジタ
ルコードは、はぼ完全８ビツトＡ／Ｄ変換器によって得
られた８ビツトのディジタルコードの値に近く（最大で
２．３％の誤差）、この発明のＡ／Ｄ変換器による効果
が実証された。

このように、この発明のＡ／Ｄ変換器は、アナログ入力
電圧Ｖｉｎの大きさに応じて、抵抗ｒ１と抵抗ｒ６４と
の間の比較基準電圧の設定値を変化させて、アナログ入
力電圧が小さい場合には分解能を高くし、アナログ入力
電圧がやや大きい場合には分解能をやや大きくし、アナ
ログ入力電圧Ｖｉｎが大きい場合には分解能を大きくす
る。そして、上述のように変更された分解能に応じて、
８ビツトのディジタルコードの内の有効な６ビツトの位
置をアナログ入力電圧Ｖｉｎの大きさに基づいてシフト
させて、アナログ入力電圧Ｖｉｎが小さい場合には上位
２ビツトを“０”に固定し下位６ビツトのみを有効にし
、アナログ入力電圧Ｖｉｎがやや大きい場合にはＭＳＢ
およびＬＳＨの２ビツトを“０”に固定し２ビツト〜７
ビツトの６ビツトのみを有効にし、アナログ入力電圧Ｖ
ｉｎが大きい場合には下位２ビツトを“０”に固定し上
位６ビツトのみを有効にする。

したがって、（２６−１）個の比較器を有する通常の６
ビツト並列比較形Ａ／Ｄ変換器にアナログマルチプレク
サＩ５．２→４デコーダ、複数のスイッチング素子から
なるコードシフト回路２６および比較器１３．１４等の
簡単な回路を付加するだけで、８ビツトのディジタルコ
ードを出力することが可能な高分解能のＡ／Ｄ変換器を
得ることができる。こうすることによって、（２８１）
個の比較器を必要とする上記完全８ビット並列比較形Ａ
／Ｄ変換器に比較して比較器や抵抗の虫を大幅に少なく
し、それに応じてコード変換器１１を簡単にすることが
できるのである。また、そのため、完全８ビット並列比
較形Ａ／Ｄ変換器に比較してより高速にディジタルコー
ド変換を行うことができるのである。

上記実施例においては、アナログ入力電圧値の領域判定
回路として比較器を使用し、基準電圧設定回路としてア
ナログマルチプレクサを使用し、コードソフト手段とし
て複数のスイッチング素子からなる回路を使用している
が、この発明においてはこれに限定されないことは言う
までもない。

また、上６記実施例においては、６ビツトの並列比較形
Ａ／Ｄ変換器を用いて８ビツトのディジタルコードを得
るようにしているが、この発明においてはこれに限定さ
れるものではない。

〈発明の効果〉 以上より明らかなように、この発明のＡ／Ｄ変換器は、
アナログ入力電圧がどの領域に入るかを入力電圧領域判
定手段によって判定し、その結果に応じて複数の比較器
の比較電圧を求める元となる基準電圧を切り替え、さら
に、上記入力電圧領域判定手段によって判定されたアナ
ログ入力電圧の領域に応じて、ビットシフト回路によっ
てコード変換器から出力されるディジタルコードのビッ
トをシフトさせるようにしたので、上記アナログ入力電
圧が小さい場合には、上記基準電圧を小さい値に切り替
えて分解能を高くし、それに応じてアナログ入力電圧が
小さい場合には上記コード変換器から出力されるディジ
タルコードを下位ビット側にシフトさ仕て、精度良くデ
インタルコードに変換することができる。したがって、
簡単な回路構成によって高分解能を得ることができ、し
かも高速にディジタルコード変換を行うことができる。

以下余白 第１表 （Ｖ　ｒｅｒ　＝　２５６ｍＶ）

【図面の簡単な説明】

第１図はこの発明の一実施例のＡ／Ｄ変換器の回路図、
第２図はこの発明のＡ／Ｄ変換器におけるアナログ入力
電圧とこのアナログ入力電圧を変換したディジタルコー
ドから求めた出力電圧との関係を示す図、第３図は従来
のＡ／Ｄ変換器の回路図である。 １１・・・コード変換器、１３．１４・・・比較器、１
５・・・アナログマルチプレクサ、 Ｉ６・・・ＯＰアンプ、　　　１７・・・２−４デコー
ダ、１９ａ　〜Ｉ　９ｆ、２　（ｌａ〜２０ｆ　２　Ｘ
ａ　〜２１　ｒ＝−スイッチング素子、 ２２．２３，２４．２５・・・プルダウン抵抗、２６・
・・ビットシフト回路、 ｒ１〜ｒ６４・・・抵抗、　　　　０１〜Ｃ６３・・・
比較器。

Claims (1)

【特許請求の範囲】
1. （１）直列に接続された複数の抵抗によって基準電圧を
   分圧して段階に設定された比較電圧とアナログ入力電圧
   と比較する複数の比較器と、この複数の比較器からの出
   力信号をディジタルコードに変換するコード変換器を有
   して、アナログ入力信号をディジタルコードに変換する
   Ａ／Ｄ変換器において、 上記アナログ入力電圧の値がどの領域に入るかを判定す
   る入力電圧領域判定手段と、 上記入力電圧領域判定手段によって判定されたアナログ
   入力電圧の領域に応じて、上記基準電圧を切り替える基
   準電圧切替手段と、 上記入力電圧領域判定手段によって判定されたアナログ
   入力電圧の領域に応じて、上記コード変換器から出力さ
   れたディジタルコードのビットをシフトさせるビットシ
   フト回路を備えて、入力信号の大きさに応じて分解能を
   切り替えることを特徴とするＡ／Ｄ変換器。