JPS6125079A - アドレスカウンタのテスト回路 - Google Patents
アドレスカウンタのテスト回路Info
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- JPS6125079A JPS6125079A JP14569284A JP14569284A JPS6125079A JP S6125079 A JPS6125079 A JP S6125079A JP 14569284 A JP14569284 A JP 14569284A JP 14569284 A JP14569284 A JP 14569284A JP S6125079 A JPS6125079 A JP S6125079A
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- JP
- Japan
- Prior art keywords
- counter
- counters
- output
- circuit
- signal
- Prior art date
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアドレスカウンタのテスト回路に係り、特にデ
ィジタルメモリ回路に対してアドレス信号を発生出力す
るアドレスカウンタの全機能を確認及びチェックするテ
スト回路に関する。
ィジタルメモリ回路に対してアドレス信号を発生出力す
るアドレスカウンタの全機能を確認及びチェックするテ
スト回路に関する。
従来の技術及びその問題点
残響音付加装置等において、ディジタルデータを所望の
時間遅延するために使用されるディジタルディレィ回路
は、遅延時間を得るためにディジタルメモリ回路（例え
ば６４にビットのダイナミック・ランダム・アクセス・
メモリ（Ｄ、ＲＡＭ）’）を有しており、またこのディ
ジタルメモリ回路のアドレスコントロール回路を有して
いる。
時間遅延するために使用されるディジタルディレィ回路
は、遅延時間を得るためにディジタルメモリ回路（例え
ば６４にビットのダイナミック・ランダム・アクセス・
メモリ（Ｄ、ＲＡＭ）’）を有しており、またこのディ
ジタルメモリ回路のアドレスコントロール回路を有して
いる。
上記のアドレスコントロール回路は、ディジタルメモリ
回路が６４． ｋビットＤ、ＲＡＭの場合、例えば４ビ
ツトのプログラマブルカウンタ４個からなるリップルキ
ャリイ同期方式のアドレスカウンタで構成されているた
め、カウンタの動作ステップ数は６５，５３６通りと多
い。更に、５ビツトプリセツトカウンタの組合わせでは
、カウント動作ステップ数が全部で２，０９７，１５２
（＝ ３２ ｘ ６５５３６）通りと極めて多くなる
。
回路が６４． ｋビットＤ、ＲＡＭの場合、例えば４ビ
ツトのプログラマブルカウンタ４個からなるリップルキ
ャリイ同期方式のアドレスカウンタで構成されているた
め、カウンタの動作ステップ数は６５，５３６通りと多
い。更に、５ビツトプリセツトカウンタの組合わせでは
、カウント動作ステップ数が全部で２，０９７，１５２
（＝ ３２ ｘ ６５５３６）通りと極めて多くなる
。
このため、このアドレスカウンタを単に動作させてその
計数動作やプリセット値が正しくロードされたかなどの
テストをするには、テストプログラム及び時間を考える
と、極めて不経済で生産コストが高くついてしまうとい
う問題点があった。
計数動作やプリセット値が正しくロードされたかなどの
テストをするには、テストプログラム及び時間を考える
と、極めて不経済で生産コストが高くついてしまうとい
う問題点があった。
そこで、本発明はアドレスカウンタを構成する複数個の
カウンタのキャリイ出力によって他のカウンタの計数動
作を制御することにより、上記の問題点を解決したアド
レスカウンタのテスト回路を提供することを目的とする
。
カウンタのキャリイ出力によって他のカウンタの計数動
作を制御することにより、上記の問題点を解決したアド
レスカウンタのテスト回路を提供することを目的とする
。
発明が解決しようどする問題点
第１図は本発明回路の構成を示すブロック系統図である
。同図中、アドレスカウンタ１は複数個のカウンタから
なるリップルキャリイ同明方式のアドレスカウンタで、
アドレス信号を送出する。
。同図中、アドレスカウンタ１は複数個のカウンタから
なるリップルキャリイ同明方式のアドレスカウンタで、
アドレス信号を送出する。
カウンタ制御回路２はアドレスカウンタ１内の複数個の
カウンタすべてを外部テスト信号の供給により計数可能
状態どさせ、かつ、クロックを供給してこれら複数個の
カウンタを同時に互いに独立して積算計数させる。そし
て、カウンタ制御回路２は上記複数個のカウンタよりキ
ャリイ信号が出力された時に外部テスト信号の供給を休
止すると共に複数個の各カウンタの出力キャリイ信号を
互いに重複することなく他のカウンタのイネーブル端子
に供給して計数可能状態とした後クロックを一つ計数せ
しめ、かつ、テスト信号を再び供給して計数状態とし、
以後数にキャリイ信号が出力されるまで複数個のカウン
タを夫々同時に互いに独立して積算割数せしめる。
カウンタすべてを外部テスト信号の供給により計数可能
状態どさせ、かつ、クロックを供給してこれら複数個の
カウンタを同時に互いに独立して積算計数させる。そし
て、カウンタ制御回路２は上記複数個のカウンタよりキ
ャリイ信号が出力された時に外部テスト信号の供給を休
止すると共に複数個の各カウンタの出力キャリイ信号を
互いに重複することなく他のカウンタのイネーブル端子
に供給して計数可能状態とした後クロックを一つ計数せ
しめ、かつ、テスト信号を再び供給して計数状態とし、
以後数にキャリイ信号が出力されるまで複数個のカウン
タを夫々同時に互いに独立して積算割数せしめる。
アドレスプリセット回路３はアドレスカウンタ１を構成
する複数個のカウンタのリセット後最初のキャリイ信号
が出力されるまでの期間箱１のプリセット値をアドレス
カウンタ１へ出力し、最初のキャリイ信号出力時点から
次にキャリイ信号が出力されるまでの期間内に第２のプ
リセット値をアドレスカウンタ１へ出力する。
する複数個のカウンタのリセット後最初のキャリイ信号
が出力されるまでの期間箱１のプリセット値をアドレス
カウンタ１へ出力し、最初のキャリイ信号出力時点から
次にキャリイ信号が出力されるまでの期間内に第２のプ
リセット値をアドレスカウンタ１へ出力する。
作用
アドレスカウンタ１はそれを構成する複数個のカウンタ
がリセット後最初のキャリイ信号を出力するまでの期間
は、クロックを１つずつ同時に、すなわち互いに独立し
て積算計数せしめられるから、これにより複数個のカウ
ンタが正常にクロックを計数できるかどうかをテストす
ることができる。そして、アドレスカウンタ１は複数個
のカウンタが最初のキャリイ信号を出力した時点より次
にキャリイ信号が出力されるまでの期間内に第２のプリ
セット値が供給され、キャリイ信号を出力した時点で第
２のプリセット値をロードするから、２回目のキャリイ
信号を出力した時点で第２のプリセット値に関連した所
定の値になっているがどうかによってプリセット系が正
常に動作するかをテストすることができる。以下、本発
明について実施例と共に更に詳細に説明する。
がリセット後最初のキャリイ信号を出力するまでの期間
は、クロックを１つずつ同時に、すなわち互いに独立し
て積算計数せしめられるから、これにより複数個のカウ
ンタが正常にクロックを計数できるかどうかをテストす
ることができる。そして、アドレスカウンタ１は複数個
のカウンタが最初のキャリイ信号を出力した時点より次
にキャリイ信号が出力されるまでの期間内に第２のプリ
セット値が供給され、キャリイ信号を出力した時点で第
２のプリセット値をロードするから、２回目のキャリイ
信号を出力した時点で第２のプリセット値に関連した所
定の値になっているがどうかによってプリセット系が正
常に動作するかをテストすることができる。以下、本発
明について実施例と共に更に詳細に説明する。
実施例
第２図は本発明回路の一実施例の回路系統図を示す。同
図中、第１図と同一構成部分には周一符号を付しである
。第２図において、アドレスカウンタ１は４個の４ビツ
トカウンタ５Ｉ〜５４とアドレス切換回路６とからなる
。カウンタ５Ｉは常に計数動作可能状態とされている。
図中、第１図と同一構成部分には周一符号を付しである
。第２図において、アドレスカウンタ１は４個の４ビツ
トカウンタ５Ｉ〜５４とアドレス切換回路６とからなる
。カウンタ５Ｉは常に計数動作可能状態とされている。
カウンタ５４はアドレスプリセット回路３から出力され
る５ビ ′ットのアドレス信号のうちの４ビツ
トが並列にそのデータ入力端子（プリセット入力端子）
に印加され、ハイレベルのキャリイ信号をそのキャリイ
端子ＯＡより出力した時に、そのキャリイ信号がインバ
ータ７を通してロード端子ＬＤに印加されるので、この
４ビツトの値をロードする。また、カウンタ５３はその
データ入力端子ＤＡ〜ＤＯのうち最上位ビットのデータ
入力端子ＤＤにのみ、アドレスプリセット回路３から出
力される５ビツトのアドレス信号のうちの残りの１ピツ
トが供給され、下位３ビツトのデータ入力端子ＤＡ〜Ｉ
）Ｃには常にローレベルの信号が印加されている。
る５ビ ′ットのアドレス信号のうちの４ビツ
トが並列にそのデータ入力端子（プリセット入力端子）
に印加され、ハイレベルのキャリイ信号をそのキャリイ
端子ＯＡより出力した時に、そのキャリイ信号がインバ
ータ７を通してロード端子ＬＤに印加されるので、この
４ビツトの値をロードする。また、カウンタ５３はその
データ入力端子ＤＡ〜ＤＯのうち最上位ビットのデータ
入力端子ＤＤにのみ、アドレスプリセット回路３から出
力される５ビツトのアドレス信号のうちの残りの１ピツ
トが供給され、下位３ビツトのデータ入力端子ＤＡ〜Ｉ
）Ｃには常にローレベルの信号が印加されている。
アドレス切換回路６はカウンタ５１〜５４の各４ビット
並列出力信号が供給され、このうちカウンタ５１及び５
２の各４ビット並列出力信号をまとめで８ビツトの列ア
ドレス信号ＡＯ〜Ａ７として８ピット並列に選択出力し
、カウンタ５３及び５４の各４ビットアドレス信号をま
とめて８ビツトの行アドレス信号Ａｌ〜Ａ７として８ビ
ット並列に切換出力する。すなわち、アドレス信号△０
〜Ａ７は行アドレス信号と列アドレス信号と交互に切換
出力される。
並列出力信号が供給され、このうちカウンタ５１及び５
２の各４ビット並列出力信号をまとめで８ビツトの列ア
ドレス信号ＡＯ〜Ａ７として８ピット並列に選択出力し
、カウンタ５３及び５４の各４ビットアドレス信号をま
とめて８ビツトの行アドレス信号Ａｌ〜Ａ７として８ビ
ット並列に切換出力する。すなわち、アドレス信号△０
〜Ａ７は行アドレス信号と列アドレス信号と交互に切換
出力される。
また、カウンタ制御回路２は入力端子８に入来するテス
ト信号が一方の入力端子に供給される２人力ＯＲ回路９
．１０及び１１と、一方の入力端子にハイレベルの信号
が印加される２人力ＮＡＮＤ回路１２とからなる。ＯＲ
回路９．１０及び１１の各出力端子はカウンタ５２．５
３及び５４の各イネーブル端子ＥＮに接続されている。
ト信号が一方の入力端子に供給される２人力ＯＲ回路９
．１０及び１１と、一方の入力端子にハイレベルの信号
が印加される２人力ＮＡＮＤ回路１２とからなる。ＯＲ
回路９．１０及び１１の各出力端子はカウンタ５２．５
３及び５４の各イネーブル端子ＥＮに接続されている。
更に、カウンタ５＋ 、５２．５３の各キャリイ端子Ｃ
ＡはＯＲ回路９，１０．１１の各他方の入力端子に接続
されており、カウンタ５３のキャリイ端子ＣＡはＮＡＮ
Ｄ回路１２の他方の入力端子にも接続されている。
ＡはＯＲ回路９，１０．１１の各他方の入力端子に接続
されており、カウンタ５３のキャリイ端子ＣＡはＮＡＮ
Ｄ回路１２の他方の入力端子にも接続されている。
次にテスト動作につき説明するに、まず入力端子８にハ
イレベルのテスト信号が入来し、ＯＲ回路９．１０．１
１を通してカウンタ５２ ＋ ５３＋５４の各イネーブ
ル端子に印加され、これらを計数可能状態とする。また
、前記した如く、カウンタ５１は常に計数可能状態にあ
る。また、これと同時に、アドレスプリセット回路３よ
り第１のプリセット値が出力され、カウンタ５４のデー
タ入力端子へ４ビツトすべてローレベルの信号が供給さ
れると共に、ローレベルの１ビット信号がカウンタ５３
のデータ入力端子の最上位ビット端子ＤＤに供給される
。この状態において、入力端子１３にローレベルのリセ
ット信号が入来してカウンタ５１〜５４の各リセット端
子に夫々印加されてこれらをリセットする。これにより
、カウンタ５１〜５４の各４ビツト出力端子の出力信号
の値（計数値）は１６進法で０″となる（以下、１６進
法での値は″で示すものとする。）。。
イレベルのテスト信号が入来し、ＯＲ回路９．１０．１
１を通してカウンタ５２ ＋ ５３＋５４の各イネーブ
ル端子に印加され、これらを計数可能状態とする。また
、前記した如く、カウンタ５１は常に計数可能状態にあ
る。また、これと同時に、アドレスプリセット回路３よ
り第１のプリセット値が出力され、カウンタ５４のデー
タ入力端子へ４ビツトすべてローレベルの信号が供給さ
れると共に、ローレベルの１ビット信号がカウンタ５３
のデータ入力端子の最上位ビット端子ＤＤに供給される
。この状態において、入力端子１３にローレベルのリセ
ット信号が入来してカウンタ５１〜５４の各リセット端
子に夫々印加されてこれらをリセットする。これにより
、カウンタ５１〜５４の各４ビツト出力端子の出力信号
の値（計数値）は１６進法で０″となる（以下、１６進
法での値は″で示すものとする。）。。
次に、入力端子１４にクロックが一つ入来し、カウンタ
５１〜５４の各クロック端子に夫々印加されてこれらに
より互いに独立して計数される。
５１〜５４の各クロック端子に夫々印加されてこれらに
より互いに独立して計数される。
従って、カウンタ５１〜５４の計数値は夫々ｉｔ １
ｕとなる。以下、上記と同様に、入力端子８にハイレベ
ルのテスト信号が入来し、かつ、アドレスプリセット回
路３から上記第１のプリセット値が出力されている状態
において、クロックが１つ入来する毎にカウンタ５Ｉ〜
５４の計数値は１（Ｉ ＩＩずつ増加していき、クロッ
クが全部で１６個入来した時点（クロックがローレベル
からハイレベルに立上がった１６回目の時点）でカウン
タ５１〜５４からハイレベルのキャリイ信号が夫々出力
される。また、これと同時に入力端子８゛へのテスト信
号の入来が休止され、入力端子８はローレベルとなる。
ｕとなる。以下、上記と同様に、入力端子８にハイレベ
ルのテスト信号が入来し、かつ、アドレスプリセット回
路３から上記第１のプリセット値が出力されている状態
において、クロックが１つ入来する毎にカウンタ５Ｉ〜
５４の計数値は１（Ｉ ＩＩずつ増加していき、クロッ
クが全部で１６個入来した時点（クロックがローレベル
からハイレベルに立上がった１６回目の時点）でカウン
タ５１〜５４からハイレベルのキャリイ信号が夫々出力
される。また、これと同時に入力端子８゛へのテスト信
号の入来が休止され、入力端子８はローレベルとなる。
カウンタ５１の出力キャリイ信号はＯＲ回路９を通して
カウンタ５２のイネーブル端子に印加されてこれを計数
可能状態とする。また、カウンタ５２．５３の各出力キ
ャリイ信号はＯＲ回路１０．１１を通してカウンタ５３
．５４のイネーブル端子に印加されてこれらを計数可能
状態とする。
カウンタ５２のイネーブル端子に印加されてこれを計数
可能状態とする。また、カウンタ５２．５３の各出力キ
ャリイ信号はＯＲ回路１０．１１を通してカウンタ５３
．５４のイネーブル端子に印加されてこれらを計数可能
状態とする。
更に、カウンタ５３の出力キャリイ信号はＮＡＮＤ回路
１２に供給され、これによりＮＡＮＤ回路１２よりカウ
ンタ５３のロード端子にローレベルの信号が印加される
ため、カウンタ５３はＯ″の値をロードされる。また、
カウンタ５４はその出力キャリイ信号がインバータ７を
通してそのロード端子に印加されるため、値“０″をロ
ードする。また、１６個目のクロックが次にハイレベル
からローレベルに立下がった時点でカウンタ５１及び５
２は計数を行なってその出力計数値が“Ｏ″となる。こ
のように、１６個目のクロックが入来すると、カウンタ
５Ｉ〜５４の夫々が正常にキャリイ信号を出力して、所
定の他のカウンタへ供給されると、カウンタ５１〜５４
の各出力計数値は夫々１（ＯＩＩとなり、かつ、キャリ
イ信号の出力は停止される。これにより、正常にキャリ
イ信号が一１〇− 出力されているか否かのテストができる。また、クロッ
クが１個目から１５個目まで入来する期間中、カウンタ
５１〜５４が夫々ＩＩ Ｉ ＩＩずつ増加しているか否
かによってクロックの正常カウントが行なわれているか
否かのテストができる。
１２に供給され、これによりＮＡＮＤ回路１２よりカウ
ンタ５３のロード端子にローレベルの信号が印加される
ため、カウンタ５３はＯ″の値をロードされる。また、
カウンタ５４はその出力キャリイ信号がインバータ７を
通してそのロード端子に印加されるため、値“０″をロ
ードする。また、１６個目のクロックが次にハイレベル
からローレベルに立下がった時点でカウンタ５１及び５
２は計数を行なってその出力計数値が“Ｏ″となる。こ
のように、１６個目のクロックが入来すると、カウンタ
５Ｉ〜５４の夫々が正常にキャリイ信号を出力して、所
定の他のカウンタへ供給されると、カウンタ５１〜５４
の各出力計数値は夫々１（ＯＩＩとなり、かつ、キャリ
イ信号の出力は停止される。これにより、正常にキャリ
イ信号が一１〇− 出力されているか否かのテストができる。また、クロッ
クが１個目から１５個目まで入来する期間中、カウンタ
５１〜５４が夫々ＩＩ Ｉ ＩＩずつ増加しているか否
かによってクロックの正常カウントが行なわれているか
否かのテストができる。
次に１７個目のクロックが入来した時点で入力端子８に
再びハイレベルのテスート信号が入来し、かつ、アドレ
スプリセット回路３は第２のプリセット値として５ビツ
トすべてハイレベルの信号を出力する。これにより、カ
ウンタ５１〜５４の各出力計数値は夫々ＩＩ Ｉ １１
となる。以下、上記と同様にハイレベルのテスト信号入
力状態において、入力端子１４にクロックが１つ入来す
る毎にカウンタ５１〜５４の引数値は１″ずつ増加して
いき、３１個目のクロックが入来した時点で、カウンタ
５１〜５４の各計数値は夫々“Ｆ″となる。
再びハイレベルのテスート信号が入来し、かつ、アドレ
スプリセット回路３は第２のプリセット値として５ビツ
トすべてハイレベルの信号を出力する。これにより、カ
ウンタ５１〜５４の各出力計数値は夫々ＩＩ Ｉ １１
となる。以下、上記と同様にハイレベルのテスト信号入
力状態において、入力端子１４にクロックが１つ入来す
る毎にカウンタ５１〜５４の引数値は１″ずつ増加して
いき、３１個目のクロックが入来した時点で、カウンタ
５１〜５４の各計数値は夫々“Ｆ″となる。
次に３２個目のクロックがローレベルからハイレベルに
立上がった時点で、入力端子８へのテスト信号の入来が
休止されると共にカウンタ５１〜５４からハイレベルの
゛キャリイ信号が再び出力される。これにより、第１回
目のキャリイ信号出力時と同様に、カウンタ５＋ 、５
２．５３の各出力キャリイ信号によってカウンタ５２
、５３ 、５４が夫々計数可能状態とされると共に、カ
ウンタ５３．５４は自らのキャリイ信号によって第２の
プリセット値の１ビツトと４ビツトとを夫々ロードする
。
立上がった時点で、入力端子８へのテスト信号の入来が
休止されると共にカウンタ５１〜５４からハイレベルの
゛キャリイ信号が再び出力される。これにより、第１回
目のキャリイ信号出力時と同様に、カウンタ５＋ 、５
２．５３の各出力キャリイ信号によってカウンタ５２
、５３ 、５４が夫々計数可能状態とされると共に、カ
ウンタ５３．５４は自らのキャリイ信号によって第２の
プリセット値の１ビツトと４ビツトとを夫々ロードする
。
第２のプリセット値は５ビツトすべてハイレベルである
から、カウンタ５４の４ビツトのデータ入力端子には“
Ｆ″が入力されることとなり、また、カウンタ５３の４
ビツトのデータ入力端子の最上位ビット入力端子にはハ
イレベルが印加されることになる。従って、３２個目の
クロックがハイレベルからローレベルに立下がった時点
で、カウンタ５１及び５２の各計数値は夫々共に′０″
となり、カウンタ５３の計数値はｌ ８１１．カウンタ
５４の計数値は“Ｆ ＩＴとなる。従って、３２個目の
クロック入来によるカウンタ５１〜５４の各計数値が所
定の値になったか否かによって、アドレスプリセット回
路３及びその出力端子からカウンタ５３．５４のデータ
入力端子に到る伝送路が正常であるか否かのテストやキ
ャリイ信号によってプリセットされるか否かのテストが
できる。これにより、テストは終了する。すなわち、本
実施例では最初のカウンタ５１〜５４のリセットを含め
、全部で３３ステツプでアドレスカウンタ１の全機能を
効果的にテストすることができる。
から、カウンタ５４の４ビツトのデータ入力端子には“
Ｆ″が入力されることとなり、また、カウンタ５３の４
ビツトのデータ入力端子の最上位ビット入力端子にはハ
イレベルが印加されることになる。従って、３２個目の
クロックがハイレベルからローレベルに立下がった時点
で、カウンタ５１及び５２の各計数値は夫々共に′０″
となり、カウンタ５３の計数値はｌ ８１１．カウンタ
５４の計数値は“Ｆ ＩＴとなる。従って、３２個目の
クロック入来によるカウンタ５１〜５４の各計数値が所
定の値になったか否かによって、アドレスプリセット回
路３及びその出力端子からカウンタ５３．５４のデータ
入力端子に到る伝送路が正常であるか否かのテストやキ
ャリイ信号によってプリセットされるか否かのテストが
できる。これにより、テストは終了する。すなわち、本
実施例では最初のカウンタ５１〜５４のリセットを含め
、全部で３３ステツプでアドレスカウンタ１の全機能を
効果的にテストすることができる。
なお、アドレスプリセット回路３が第２のプリセット値
に切換わる時点は、最初のキャリイ信号出力時点から次
のキャリイ信号出力時点直前までの期間内であれば、い
つでもよい。また、入力端子８を常時ローレベルとする
ことによって、アドレスカウンタ１は通常動作を行なう
。
に切換わる時点は、最初のキャリイ信号出力時点から次
のキャリイ信号出力時点直前までの期間内であれば、い
つでもよい。また、入力端子８を常時ローレベルとする
ことによって、アドレスカウンタ１は通常動作を行なう
。
発明の効果
上述の如く、本発明によれば、アドレスカウンタを構成
する複数個のカウンタを互いに独立に計数動作させ、次
にキャリイ信号出カイネーブル制御をリップルキャリイ
カウンタとして動作をさせ、各クロック入来毎の各カウ
ンタの計数値の変化パターンや、２回目のキャリイ信号
出力時の計数値などによって、アドレスカウンタの全機
能を効果的に、かつ、短時間で行なうことができる等の
特長を有するものである。
する複数個のカウンタを互いに独立に計数動作させ、次
にキャリイ信号出カイネーブル制御をリップルキャリイ
カウンタとして動作をさせ、各クロック入来毎の各カウ
ンタの計数値の変化パターンや、２回目のキャリイ信号
出力時の計数値などによって、アドレスカウンタの全機
能を効果的に、かつ、短時間で行なうことができる等の
特長を有するものである。
第１図は本発明の構成を示すブロック系統図、第２図は
本発明回路の一実施例を示す回路系統図である。 １・・・アドレスカウンタ、２・・・カウンタ制御回路
、３・・・アドレスプリセット回路、５１〜５４・・・
４ビツトカウンタ、６・・・アドレス切換回路、８・・
・外部テスト信号入力端子、９〜１１・・・ＯＲ回路、
１２・・・ＮＡＮＤ回路、１３・・・リセット信号入力
端子、１４・・・クロック入力端子。
本発明回路の一実施例を示す回路系統図である。 １・・・アドレスカウンタ、２・・・カウンタ制御回路
、３・・・アドレスプリセット回路、５１〜５４・・・
４ビツトカウンタ、６・・・アドレス切換回路、８・・
・外部テスト信号入力端子、９〜１１・・・ＯＲ回路、
１２・・・ＮＡＮＤ回路、１３・・・リセット信号入力
端子、１４・・・クロック入力端子。
Claims (1)
- 複数個のカウンタからなるリップルキャリイ同期方式
のアドレスカウンタと、該アドレスカウンタを構成する
該複数個のカウンタすべてを外部テスト信号により計数
可能状態としつつ夫々同時に互いに独立してクロックを
積算計数させ、該複数個のカウンタよりキャリイ信号が
出力された時該テスト信号の供給を休止すると共に該複
数個の各カウンタの出力キャリイ信号を互いに重複する
ことなく他のカウンタのイネーブル端子に供給して計数
可能状態とした後該クロックを一つ計数せしめ、かつ、
該テスト信号を再び供給して計数可能状態とし、以後次
にキャリイ信号が出力されるまで該複数個のカウンタを
夫々同時に互いに独立して積算計数せしめるカウンタ制
御回路と、該複数個のカウンタのリセット後最初のキャ
リイ信号が出力されるまでの期間第１のプリセット値を
該アドレスカウンタへ出力し、該最初のキャリイ信号出
力時点から次にキャリイ信号が出力されるまでの期間内
に第２のプリセット値を該アドレスカウンタへ出力する
アドレスプリセット回路とよりなることを特徴とするア
ドレスカウンタのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14569284A JPS6125079A (ja) | 1984-07-13 | 1984-07-13 | アドレスカウンタのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14569284A JPS6125079A (ja) | 1984-07-13 | 1984-07-13 | アドレスカウンタのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6125079A true JPS6125079A (ja) | 1986-02-03 |
Family
ID=15390890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14569284A Pending JPS6125079A (ja) | 1984-07-13 | 1984-07-13 | アドレスカウンタのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125079A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602713A (en) * | 1994-05-31 | 1997-02-11 | Asahi Kasei Kogyo Kabushiki Kaisha | Electronic delay detonator |
| DE10020685A1 (de) * | 2000-04-27 | 2002-01-03 | Siemens Ag | Zählerstruktur mit Fehlertest-Konfiguration |
-
1984
- 1984-07-13 JP JP14569284A patent/JPS6125079A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602713A (en) * | 1994-05-31 | 1997-02-11 | Asahi Kasei Kogyo Kabushiki Kaisha | Electronic delay detonator |
| DE10020685A1 (de) * | 2000-04-27 | 2002-01-03 | Siemens Ag | Zählerstruktur mit Fehlertest-Konfiguration |
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