JPS6125119Y2 - - Google Patents
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- Publication number
- JPS6125119Y2 JPS6125119Y2 JP19542181U JP19542181U JPS6125119Y2 JP S6125119 Y2 JPS6125119 Y2 JP S6125119Y2 JP 19542181 U JP19542181 U JP 19542181U JP 19542181 U JP19542181 U JP 19542181U JP S6125119 Y2 JPS6125119 Y2 JP S6125119Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- diodes
- diode
- capacitor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 230000002195 synergetic effect Effects 0.000 description 1
Landscapes
- Details Of Television Systems (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案は、ダイオードブリツジにより構成さ
れたサンプルホールド回路に関する。
れたサンプルホールド回路に関する。
第１図は従来のサンプルホールド回路を示し、
同図において、１が入力端子、２が出力端子、３
が出力端子２と接地間に挿入されたホールド用コ
ンデンサ、４及び５がパルストランス、差動アン
プなどによつてパルス電圧が加えられる端子を示
す。端子４を端子５より充分に高いレベルとする
パルス電圧が加えられると、オンし、この逆のレ
ベル関係でオフするように、４個のダイオード
D1〜D4が接続され、ダイオードD1及びD2の接続
点が入力端子１と接続され、ダイオードD3及び
D4の接続点が出力端子２と接続され、ダイオー
ドブリツジ回路６が構成される。上述のように、
パルス電圧によつてダイオードD1〜D4がオンす
ると、入力端子１及び出力端子２が結合され、両
者の電位が等しくなり、ダイオードD1〜D4がオ
フすると、入力端子１及び出力端子２間が遮断さ
れ、コンデンサ３の電荷がホールドされ、出力電
位がホールドされる。
同図において、１が入力端子、２が出力端子、３
が出力端子２と接地間に挿入されたホールド用コ
ンデンサ、４及び５がパルストランス、差動アン
プなどによつてパルス電圧が加えられる端子を示
す。端子４を端子５より充分に高いレベルとする
パルス電圧が加えられると、オンし、この逆のレ
ベル関係でオフするように、４個のダイオード
D1〜D4が接続され、ダイオードD1及びD2の接続
点が入力端子１と接続され、ダイオードD3及び
D4の接続点が出力端子２と接続され、ダイオー
ドブリツジ回路６が構成される。上述のように、
パルス電圧によつてダイオードD1〜D4がオンす
ると、入力端子１及び出力端子２が結合され、両
者の電位が等しくなり、ダイオードD1〜D4がオ
フすると、入力端子１及び出力端子２間が遮断さ
れ、コンデンサ３の電荷がホールドされ、出力電
位がホールドされる。
かかるサンプルホールド回路では、第１図にお
いて破線図示のように、各ダイオードD1〜D4と
並列に浮遊容量（接合容量も含む）C1〜C4が存
在している。したがつて、入力端子１の電圧が変
動すると、この入力信号の周波数によつては、オ
フ期間中に、上述の浮遊容量C1〜C4を通じて入
力電圧の変化が出力端子２にも現れてしまい、正
確なサンプリングを行なうことができず、出力電
圧の精度が悪いという欠点が認められた。
いて破線図示のように、各ダイオードD1〜D4と
並列に浮遊容量（接合容量も含む）C1〜C4が存
在している。したがつて、入力端子１の電圧が変
動すると、この入力信号の周波数によつては、オ
フ期間中に、上述の浮遊容量C1〜C4を通じて入
力電圧の変化が出力端子２にも現れてしまい、正
確なサンプリングを行なうことができず、出力電
圧の精度が悪いという欠点が認められた。
この考案は、かかる浮遊容量C1〜C4による出
力の精度の低下を防止するようにしたものであ
る。
力の精度の低下を防止するようにしたものであ
る。
以下、この考案の一実施例について図面を参照
して説明する。
して説明する。
この一実施例では、第２図に示すように、ダイ
オードブリツジ６の４個の各枝路に、D1及び
D11、D2及びD12、D3及びD13、D4及びD14で夫々
示すように２個のダイオードを同方向に直列接続
する。そして、ダイオードD3のカソードとダイ
オードD13のアノードとの接続点と接地間にコン
デンサC23を挿入し、またダイオードD4のカソー
ドとダイオードD14のアノードとの接続点と接地
間にコンデンサC24を挿入する。これらコンデン
サC23及びC24の値は、等しくされている。また、
端子４が端子５より高レベルとされるオン時に流
れるスイツチング電流のレベルが相対的に大きい
ので、コンデンサC23及びC24を挿入することによ
り、本来のサンプリング動作が影響されることが
ない。
オードブリツジ６の４個の各枝路に、D1及び
D11、D2及びD12、D3及びD13、D4及びD14で夫々
示すように２個のダイオードを同方向に直列接続
する。そして、ダイオードD3のカソードとダイ
オードD13のアノードとの接続点と接地間にコン
デンサC23を挿入し、またダイオードD4のカソー
ドとダイオードD14のアノードとの接続点と接地
間にコンデンサC24を挿入する。これらコンデン
サC23及びC24の値は、等しくされている。また、
端子４が端子５より高レベルとされるオン時に流
れるスイツチング電流のレベルが相対的に大きい
ので、コンデンサC23及びC24を挿入することによ
り、本来のサンプリング動作が影響されることが
ない。
なお、第２図において破線図示のように、ダイ
オードD1のカソード及びダイオードD11のアノー
ドの接続点と接地間にコンデンサC21を挿入し、
ダイオードD2のカソード及びダイオードD12のア
ノードの接続点と接地間にコンデンサC22を挿入
するようにしても良い。また、viは、入力信号電
圧を示している。
オードD1のカソード及びダイオードD11のアノー
ドの接続点と接地間にコンデンサC21を挿入し、
ダイオードD2のカソード及びダイオードD12のア
ノードの接続点と接地間にコンデンサC22を挿入
するようにしても良い。また、viは、入力信号電
圧を示している。
上述のこの考案の一実施例において、ダイオー
ドD1，D11………D4，D14がオフの期間の等価回
路は、第３図のように表わすことができる。第３
図において、C1，C2………C13，C14は、第２図
で破線図示のように、夫々ダイオードと並列に存
在する浮遊容量である。
ドD1，D11………D4，D14がオフの期間の等価回
路は、第３図のように表わすことができる。第３
図において、C1，C2………C13，C14は、第２図
で破線図示のように、夫々ダイオードと並列に存
在する浮遊容量である。
この第３図から明かなように、コンデンサ
C3，C23及びC13によつてＴ形アツテネータが構
成されると共に、コンデンサC4，C24及びC14に
よつてＴ形アツテネータが構成され、入力電圧vi
のレベル変化の出力端子２に現れる量を頗る小さ
くできる。また、端子４及び５の夫々と接地間に
は、図示せずも、ドライブ回路の浮遊容量が存在
しており、これによつても、アツテネータが構成
され、更に、ホールド用のコンデンサ３によつて
もアツテネータが構成される。この考案によれ
ば、これらのアツテネータとの相乗効果によつ
て、ダイオードブリツジ６のダイオードがオフし
ている期間に、入力電圧viが出力端子２に殆ども
れないようにすることができ、高精度のサンプル
出力信号を得ることができる。
C3，C23及びC13によつてＴ形アツテネータが構
成されると共に、コンデンサC4，C24及びC14に
よつてＴ形アツテネータが構成され、入力電圧vi
のレベル変化の出力端子２に現れる量を頗る小さ
くできる。また、端子４及び５の夫々と接地間に
は、図示せずも、ドライブ回路の浮遊容量が存在
しており、これによつても、アツテネータが構成
され、更に、ホールド用のコンデンサ３によつて
もアツテネータが構成される。この考案によれ
ば、これらのアツテネータとの相乗効果によつ
て、ダイオードブリツジ６のダイオードがオフし
ている期間に、入力電圧viが出力端子２に殆ども
れないようにすることができ、高精度のサンプル
出力信号を得ることができる。
なお、ダイオードブリツジ６の各枝路には、２
個に限らず、３個以上の複数個のダイオードを接
続するようにしても良い。
個に限らず、３個以上の複数個のダイオードを接
続するようにしても良い。
第１図は従来のサンプルホールド回路の構成を
示す接続図、第２図はこの考案の一実施例の接続
図、第３図はこの考案の一実施例の動作説明に用
いる等価回路図である。 １……入力端子、２……出力端子、４，５……
パルス電圧の供給される端子。
示す接続図、第２図はこの考案の一実施例の接続
図、第３図はこの考案の一実施例の動作説明に用
いる等価回路図である。 １……入力端子、２……出力端子、４，５……
パルス電圧の供給される端子。
Claims (1)
- 入力信号が供給される第１の端子、ホールド用
コンデンサが接続され、出力信号が取出される第
２の端子、パルス信号が供給される第３及び第４
の端子の各端子間の枝路に、夫々複数個のダイオ
ードを直列に接続してダイオードブリツジを構成
し、上記複数個のダイオードの接続点をコンデン
サを介して接地するようにしたサンプルホールド
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19542181U JPS58101398U (ja) | 1981-12-25 | 1981-12-25 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19542181U JPS58101398U (ja) | 1981-12-25 | 1981-12-25 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101398U JPS58101398U (ja) | 1983-07-09 |
| JPS6125119Y2 true JPS6125119Y2 (ja) | 1986-07-28 |
Family
ID=30108698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19542181U Granted JPS58101398U (ja) | 1981-12-25 | 1981-12-25 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101398U (ja) |
-
1981
- 1981-12-25 JP JP19542181U patent/JPS58101398U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101398U (ja) | 1983-07-09 |
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