JPS61255384A - 薄膜トランジスタマトリツクスとその製造方法 - Google Patents
薄膜トランジスタマトリツクスとその製造方法Info
- Publication number
- JPS61255384A JPS61255384A JP60098549A JP9854985A JPS61255384A JP S61255384 A JPS61255384 A JP S61255384A JP 60098549 A JP60098549 A JP 60098549A JP 9854985 A JP9854985 A JP 9854985A JP S61255384 A JPS61255384 A JP S61255384A
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- Japan
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- thin film
- film transistor
- drain
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
薄膜トランジスタ（ＴＰＴ ）マトリックスにおいて、
ＴＰＴ上部にＴＰＴの保護膜を介して光に不透明なドレ
インバスラインを配置することによってパスラインの専
有面積を小にし、表示画素の専有面積を大にすることを
可能にする。
ＴＰＴ上部にＴＰＴの保護膜を介して光に不透明なドレ
インバスラインを配置することによってパスラインの専
有面積を小にし、表示画素の専有面積を大にすることを
可能にする。
本発明は半導体装置の構成および製造方法に関するもの
で、さらに詳しく言えば、液晶、エレクトロルミネセン
ス、エレクトロクロミック等の表示の各画素のスイッチ
ングに用いる薄膜トランジスタマトリックスの構成およ
びその製造方法に関するものである。
で、さらに詳しく言えば、液晶、エレクトロルミネセン
ス、エレクトロクロミック等の表示の各画素のスイッチ
ングに用いる薄膜トランジスタマトリックスの構成およ
びその製造方法に関するものである。
第４図に平面図で示される薄膜トランジスタは知られた
ものであり、同図において、複数本のゲート線４６およ
びこれらゲート線４６と直交する複数本のドレインＩｎ
１４７が設けられ、ゲート線４６とドレイン線４７の各
交点において活性層として半導体膜を用いたＴＦＴ ４
２と表示電極４１とが形成され、ＴＦＴ部２のゲート電
極の上には絶縁膜を介して金属の遮光膜が配置され、外
からの光によってＴＰＴが常時ＯＮになることがないよ
うにされている。
ものであり、同図において、複数本のゲート線４６およ
びこれらゲート線４６と直交する複数本のドレインＩｎ
１４７が設けられ、ゲート線４６とドレイン線４７の各
交点において活性層として半導体膜を用いたＴＦＴ ４
２と表示電極４１とが形成され、ＴＦＴ部２のゲート電
極の上には絶縁膜を介して金属の遮光膜が配置され、外
からの光によってＴＰＴが常時ＯＮになることがないよ
うにされている。
従来技術ではＴＰＴのドレイン電極を形成するのと同じ
工程でドレインバスラインを形成していた。
工程でドレインバスラインを形成していた。
従ってＴＦＴ部と、ドレインバスラインとはそれぞれ別
間の面積を必要とし、表示装置にＴＦＴマトリックスを
応用する際に画素専有率が小になるという欠点があった
。
間の面積を必要とし、表示装置にＴＦＴマトリックスを
応用する際に画素専有率が小になるという欠点があった
。
本発明はこのような点に鑑みて創作されたもので、ＴＰ
Ｔを用いたアクティブマトリックス形表示装置において
、ＴＦＴ部とドレインバスラインを立体的に配置するこ
とにより画素専有率を高（し、表示性能を向上させるこ
とを目的とする。
Ｔを用いたアクティブマトリックス形表示装置において
、ＴＦＴ部とドレインバスラインを立体的に配置するこ
とにより画素専有率を高（し、表示性能を向上させるこ
とを目的とする。
本発明実施例は第１図の平面図に示され、第２図は第１
図のｎ−ｎ線に沿う断面図である。
図のｎ−ｎ線に沿う断面図である。
第１図と第２図において、１０はガラス基板、１１は表
示電極、１２はドレインバスライン、１３はＴＰＴ 。
示電極、１２はドレインバスライン、１３はＴＰＴ 。
１４はゲート、１５はゲートパスライン、１６はゲート
絶縁膜、１７は活性層、１８はドレイン、１９はソース
、２０はＴＰＴ保護膜、３３はＴＰＴのチャネル部保護
膜をそれぞれ示す。
絶縁膜、１７は活性層、１８はドレイン、１９はソース
、２０はＴＰＴ保護膜、３３はＴＰＴのチャネル部保護
膜をそれぞれ示す。
第１図において、ドレインバスライン１２はＴＰＴ保護
１１＊２０を介してＴＦＴの上に配置され、ドレインバ
スラインの専有面積が小になっている。
１１＊２０を介してＴＦＴの上に配置され、ドレインバ
スラインの専有面積が小になっている。
本発明は、ポリイミドの如き低誘電率の材料を厚く形成
してＴＰＴの保護１漠として用い、その上部にドレイン
バスラインを配置したＴＰＴマトリックスの構造をとり
、ＴＰＴに電気的影響を与えることなく、ＴＰＴとドレ
インバスラインの占める面積を小さくすること、従って
画素専有率を大きくでき、また、ＴＰＴを構成する半導
体膜が光導電性をもつものである場合、ＴＰＴ上部のド
レインバスラインを不透明膜としておくことよりＴＰＴ
の遮光膜としての役割をもドレインバスラインが果し得
ることを利用し、表示性能の優れたアクティブマトリッ
クス表示装置を提供し得るようにしたものである。
してＴＰＴの保護１漠として用い、その上部にドレイン
バスラインを配置したＴＰＴマトリックスの構造をとり
、ＴＰＴに電気的影響を与えることなく、ＴＰＴとドレ
インバスラインの占める面積を小さくすること、従って
画素専有率を大きくでき、また、ＴＰＴを構成する半導
体膜が光導電性をもつものである場合、ＴＰＴ上部のド
レインバスラインを不透明膜としておくことよりＴＰＴ
の遮光膜としての役割をもドレインバスラインが果し得
ることを利用し、表示性能の優れたアクティブマトリッ
クス表示装置を提供し得るようにしたものである。
第１図と第２図に本発明によるＴＰＴマトリックス１画
素分の構成例を示し、第１図は平面図、第２図は第１図
の■−汀線に沿う断面図である。第４図の従来法による
と、ドレインバスライン４３とＴＦＴ ４２が別の場所
をとっているのに対し、第１図の実施例では同一場所に
双方がおさまっている。
素分の構成例を示し、第１図は平面図、第２図は第１図
の■−汀線に沿う断面図である。第４図の従来法による
と、ドレインバスライン４３とＴＦＴ ４２が別の場所
をとっているのに対し、第１図の実施例では同一場所に
双方がおさまっている。
なお第１図では、ドレインとドレインバスラインがＴＰ
Ｔ保護膜を介して作製されているため（第２図の断面図
参照）これらをつなぐための接続穴が必要である。本実
施例ではゲート電極の延長線上にこの穴すなわちドレイ
ン／ドレインバスコンタクトホール２１を配置している
。このように配置することによってドレインバスライン
１２は単純な直線的な形状とすることができる。このた
め、ソース・ドレインの切り離しパターニングを容易に
しなければならず、本実施例ではゲート電極１４をかぎ
型に曲げている。このようなゲート電極形状を用いる場
合、ゲートとソース・ドレインの位置合せに自己整合法
を用いると極めて効果的である。
Ｔ保護膜を介して作製されているため（第２図の断面図
参照）これらをつなぐための接続穴が必要である。本実
施例ではゲート電極の延長線上にこの穴すなわちドレイ
ン／ドレインバスコンタクトホール２１を配置している
。このように配置することによってドレインバスライン
１２は単純な直線的な形状とすることができる。このた
め、ソース・ドレインの切り離しパターニングを容易に
しなければならず、本実施例ではゲート電極１４をかぎ
型に曲げている。このようなゲート電極形状を用いる場
合、ゲートとソース・ドレインの位置合せに自己整合法
を用いると極めて効果的である。
第１図、第２図に示した実施例は、パスライン５０μ１
１画素ピッチ４５０Ａｔｍとした時の例であるが、画素
面積が第４図で０．１０８ｎ２であるのに対し、第１図
で０．１２６０２ と約１７％の画素面積拡大が実現さ
れた。なお、第１図と第４図に１００μＩとして示した
線は同図に示すものの寸法の理解のために付は加えた。
１画素ピッチ４５０Ａｔｍとした時の例であるが、画素
面積が第４図で０．１０８ｎ２であるのに対し、第１図
で０．１２６０２ と約１７％の画素面積拡大が実現さ
れた。なお、第１図と第４図に１００μＩとして示した
線は同図に示すものの寸法の理解のために付は加えた。
本実施例で、半導体膜は水素化アモルファスシリコン（
ａ−３ｉ ： Ｈ、１０００人）、ゲート絶縁膜は窒化
シリコン（ＳｉＮ ） ３０００人、 ＴＰＴ保護膜は
ポリイミド１μｍとしている。通常ＴＰＴ上部に金属膜
を配して遮光膜として用いる場合、遮光膜はアース電位
またはフローティング電位としているが、本例ではドレ
インの信号電位となっているので、この電位でＴＰＴに
影響を与えるおそれがある。しかし、絶縁膜の膜厚ｄ（
μｍ ） 、比誘電率をεとして、ゲート絶縁膜の場合
ε／ｄ＝６１０．３に対してＴＰＴ保護膜がε／ｄ＝３
／１となることから、信号線電位のＴＰＴに対する影響
はゲート電位のそれに対して約１／７となることが理解
される。
ａ−３ｉ ： Ｈ、１０００人）、ゲート絶縁膜は窒化
シリコン（ＳｉＮ ） ３０００人、 ＴＰＴ保護膜は
ポリイミド１μｍとしている。通常ＴＰＴ上部に金属膜
を配して遮光膜として用いる場合、遮光膜はアース電位
またはフローティング電位としているが、本例ではドレ
インの信号電位となっているので、この電位でＴＰＴに
影響を与えるおそれがある。しかし、絶縁膜の膜厚ｄ（
μｍ ） 、比誘電率をεとして、ゲート絶縁膜の場合
ε／ｄ＝６１０．３に対してＴＰＴ保護膜がε／ｄ＝３
／１となることから、信号線電位のＴＰＴに対する影響
はゲート電位のそれに対して約１／７となることが理解
される。
さらに、ゲート絶縁膜／半導体膜界面、 ＴＰＴ保護膜
／半導体膜界面の違いもあり、実際には信号線の影響は
約１００■印加してもほとんど認められない。
／半導体膜界面の違いもあり、実際には信号線の影響は
約１００■印加してもほとんど認められない。
次に第３図を参照して第１図の実施例を製造する方法を
説明する。
説明する。
■クロム（Ｃｒ）を蒸着し、第３図（ａｌの断面図、（
ｂｌの平面図に示されるゲート電極１４を形成する。
ｂｌの平面図に示されるゲート電極１４を形成する。
■プラズマＣＶＤ法によって、ガラス基板上に、Ｉ化シ
リコン膜３１ （３０００人）、アモルファスシリコン
膜３２ （ａ−Ｓｉ） （１０００人）、二酸化シリ
コン膜３３ （５ｉ０２ ） （１０００人） 、
ａ−Ｓｔ成膜４（１００人）を連続成膜する。
リコン膜３１ （３０００人）、アモルファスシリコン
膜３２ （ａ−Ｓｉ） （１０００人）、二酸化シリ
コン膜３３ （５ｉ０２ ） （１０００人） 、
ａ−Ｓｔ成膜４（１００人）を連続成膜する。
■全面にポジ型レジストを塗布し、背面露光すると、ゲ
ート電極１４がマスクとなり、現像するとゲート電極の
上方の部分のレジストのみが残る。
ート電極１４がマスクとなり、現像するとゲート電極の
上方の部分のレジストのみが残る。
■残ったレジストをマスクにしてＳｉＯ２膜３３（１０
００人）とａ−Ｓｉ膜３４（１００人）をエツチングす
る。
００人）とａ−Ｓｉ膜３４（１００人）をエツチングす
る。
■全面にｎ” ａ−Ｓｉ膜３５（約３００人）、チタン
膜３６ （Ｔｉ） （１０００人）、アルミニウムＭ
葵３７（八β）（３０００人）を成ｌ臭する。
膜３６ （Ｔｉ） （１０００人）、アルミニウムＭ
葵３７（八β）（３０００人）を成ｌ臭する。
■リフトオフによってレジストの上に成膜した部分を除
去する（第３図（Ｃ））。なお、第３図ＴＣ）は拡大断
面図である。
去する（第３図（Ｃ））。なお、第３図ＴＣ）は拡大断
面図である。
■ドレイン電極のパターニングを行い、第３図（Ｃ）で
ゲート電極１４の上方部分のａ−Ｓｔ、 ＳｉＯ２＋
ｎ” ａ−Ｓｉ、 Ｔｉｎ Ａｌをエツチングする。
ゲート電極１４の上方部分のａ−Ｓｔ、 ＳｉＯ２＋
ｎ” ａ−Ｓｉ、 Ｔｉｎ Ａｌをエツチングする。
ドレイン領域３８、ソース領域３９の平面図は第３図（
ｄｌに示す如（になる。
ｄｌに示す如（になる。
■ポリイミドを塗布し、それを第３図（ｅ＋に示す如く
パターニングする。なお同図において、斜線を付した部
分はポリイミドが除去された部分４０である。
パターニングする。なお同図において、斜線を付した部
分はポリイミドが除去された部分４０である。
■ＩＴＯ（インジウム・錫オキサイド）を全面に塗布し
、それをパターニングして表示電極１１を作る（第３図
（ｅ））。
、それをパターニングして表示電極１１を作る（第３図
（ｅ））。
［相］クロム（７００人）、 Ａｊ！ （１００００
人）を成膜し、それを第３図（ｆ）に示す如くパターニ
ングする。
人）を成膜し、それを第３図（ｆ）に示す如くパターニ
ングする。
このとき作られたコンタクト２１はＴＰＴと表示電極と
の接続をとるためである。なお、このコンタクト２１は
第１図には省略した。
の接続をとるためである。なお、このコンタクト２１は
第１図には省略した。
以上述べてきたように本発明によれば、ＴＰＴを用いた
アクティブマトリックス型表示装置の画素専有率を大き
くできるので、液晶パネル、ＥＣパネル等の画面全体を
明るくかつコントラストを高くでき、表示性能の向上を
はかることができる。
アクティブマトリックス型表示装置の画素専有率を大き
くできるので、液晶パネル、ＥＣパネル等の画面全体を
明るくかつコントラストを高くでき、表示性能の向上を
はかることができる。
第１図は本発明実施例の平面図、
第２図は第１図のｎ−ｎ線に沿う断面図、第３図は本発
明方法の工程を示す図で、その申）。 （ｄｌ 、 （ｅ） 、 （ｆ）は平面図、（ａ）と（
Ｃ）は断面図である。 第４図は従来例の平面図、 第１図ないし第３図において、 １０はガラス基板、 １１は表示電極、 １２はドレインバスライン、 １３はＴＰＴ 。 １４はゲート電極、 １５はゲートパスライン、 １６はゲート絶縁膜、 １７は活性層（半導体１！ｔｉ）、 １８はソース電極、 １９はドレイン電極、 ２０はＴＰＴ保護膜 ２１はコンタクト部、 ３１は窒化シリコン膜、 ３２はａ−５ｔ膜、 ３３は ５ｉ０２膜、 ３４はａ−Ｓｔ膜、 ３５はｎ” ａ−３ｉｉｉ、 ３６はチタン膜、 ３７は Ａｌ膜、 ３８はドレイン領域、 ３９はソース領域、 ４０はポリイミドが除去された部分である。 １、乏 ・ ゝ′、２ｒ
明方法の工程を示す図で、その申）。 （ｄｌ 、 （ｅ） 、 （ｆ）は平面図、（ａ）と（
Ｃ）は断面図である。 第４図は従来例の平面図、 第１図ないし第３図において、 １０はガラス基板、 １１は表示電極、 １２はドレインバスライン、 １３はＴＰＴ 。 １４はゲート電極、 １５はゲートパスライン、 １６はゲート絶縁膜、 １７は活性層（半導体１！ｔｉ）、 １８はソース電極、 １９はドレイン電極、 ２０はＴＰＴ保護膜 ２１はコンタクト部、 ３１は窒化シリコン膜、 ３２はａ−５ｔ膜、 ３３は ５ｉ０２膜、 ３４はａ−Ｓｔ膜、 ３５はｎ” ａ−３ｉｉｉ、 ３６はチタン膜、 ３７は Ａｌ膜、 ３８はドレイン領域、 ３９はソース領域、 ４０はポリイミドが除去された部分である。 １、乏 ・ ゝ′、２ｒ
Claims (3)
- （１）複数本のゲート線（１４）および該ゲート線（１
４）と直交する複数本のドレイン線（１９）を備え、前
記ゲート線（１４）と前記ドレイン線（１９）の各交点
に、活性層（１７）として半導体膜を用いた薄膜トラン
ジスタと表示電極（１１）とからなる薄膜トランジスタ
マトリックスにおいて、 薄膜トランジスタ保護膜（２０）を介して該トランジス
タ上部にドレインバスライン（１２）を配線してなるこ
とを特徴とする薄膜トランジスタマトリックス。 - （２）前記ドレインバスライン（１２）の材料として、
光に対して不透明な導電性材料を用いることを特徴とす
る特許請求の範囲第１項記載の薄膜トランジスタマトリ
ックス。 - （３）ガラス基板（１０）上にゲート電極を形成する工
程、 ガラス基板（１０）の全面に、窒化シリコン（１６）、
アモルファスシリコン（１７）、二酸化シリコン、アモ
ルファスシリコンを順に連続成膜する工程、 前記基板（１０）全面にポジ型レジストを塗布し、基板
背面から露光し、レジストをパターニングする工程、 残ったレジストをマスクに最上層のアモルファスとその
下地の二酸化シリコンをエッチングする工程、 前記基板全面に高濃度の不純物を含むアモルファスシリ
コン、チタン、アルミニウムを順に成膜する工程、 前記残ったレジストをその上の膜と共に除去する工程、 ドレイン電極（１９）をパターニングする工程、薄膜ト
ランジスタ保護膜（２０）のための材料を前記基板全面
に塗布し、それをパターニングして表示電極（１１）形
成部分とドレイン／ドレインバスラインコンタクトホー
ル（２１）の部分の保護膜を除去する工程、 前記基板全面に表示電極（１１）を作る材料膜を形成し
それをパターニングして表示電極（１１）を形成する工
程、 前記基板全面にクロム、アルミニウムを成膜し、それを
パターニングしてドレインバスライン（１２）とコンタ
クト部（２１）を形成する工程を含むことを特徴とする
薄膜トランジスタマトリックスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098549A JPS61255384A (ja) | 1985-05-09 | 1985-05-09 | 薄膜トランジスタマトリツクスとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098549A JPS61255384A (ja) | 1985-05-09 | 1985-05-09 | 薄膜トランジスタマトリツクスとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255384A true JPS61255384A (ja) | 1986-11-13 |
Family
ID=14222768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098549A Pending JPS61255384A (ja) | 1985-05-09 | 1985-05-09 | 薄膜トランジスタマトリツクスとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255384A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274117A (ja) * | 1988-04-27 | 1989-11-01 | Sony Corp | 表示装置 |
| JP2006323396A (ja) * | 1997-02-17 | 2006-11-30 | Seiko Epson Corp | 表示装置 |
| US7710364B2 (en) | 1997-02-17 | 2010-05-04 | Seiko Epson Corporation | Display apparatus |
| US8188647B2 (en) | 1997-02-17 | 2012-05-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
-
1985
- 1985-05-09 JP JP60098549A patent/JPS61255384A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274117A (ja) * | 1988-04-27 | 1989-11-01 | Sony Corp | 表示装置 |
| JP2006323396A (ja) * | 1997-02-17 | 2006-11-30 | Seiko Epson Corp | 表示装置 |
| US7710364B2 (en) | 1997-02-17 | 2010-05-04 | Seiko Epson Corporation | Display apparatus |
| US7880696B2 (en) | 1997-02-17 | 2011-02-01 | Seiko Epson Corporation | Display apparatus |
| US8154199B2 (en) | 1997-02-17 | 2012-04-10 | Seiko Epson Corporation | Display apparatus |
| US8188647B2 (en) | 1997-02-17 | 2012-05-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| US8247967B2 (en) | 1997-02-17 | 2012-08-21 | Seiko Epson Corporation | Display apparatus |
| US8354978B2 (en) | 1997-02-17 | 2013-01-15 | Seiko Epson Corporation | Display apparatus |
| US8362489B2 (en) | 1997-02-17 | 2013-01-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
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